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Verilog HDL的基本语法 伍东亮 什么是模块？ module adder ( count,sum,a,b,cin ); input [2:0] a,b; input cin; output count; output [2:0] sum; assign {count,sum} = a + b + cin; endmodule 什么是模块？ 什么是模块？ Verilog的基本设计单元是“模 块”(block)。一个模块是由两部分组成的， 一部分描述接口，另一部分描述逻辑功能， 即定义输入是如何影响输出的。 模块的结构 1、端口定义 2、模块内容 端口定义 模块的端口声明了模块的输入输出口。其格 式如下： module 模块名(口1，口2，口3，口 4, ………); 模块内容 1、I/O说明的格式： 输入口： input 端口名1，端口名2，………, 端口名i; //(共有i个输入口) 输出口： output 端口名1，端口名 2，………,端口名j; //(共有j个输出口) 模块内容 2、内部信号说明： 在模块内用到的和与端口有关的wire 和 reg 变量的声明。 如： reg [width-1 : 0] R 变量1，R变量2 。。。。； wire [width-1 : 0] W变量1，W变量 2 。。。。； 模块内容 2、功能定义： 模块中最重要的部分是逻辑功能定义部分。有三 种方法可在模块中产生逻辑。 1）.用“assign”声明语句 2）.用实例元件 3）.用“always”块 模块内容 2、功能定义： 1）.用“assign”声明语句 如： assign a = b c; 模块内容 2、功能定义： 2）.用实例元件 如： and and_inst( q, a, b ); 模块内容 2、功能定义： 3）.用“always”块 如： always @(posedge clk or posedge clr) begin if(clr) q = 0; else if(en) q = d; end 模块理解要点 如果用Verilog模块实现一定的功能，首 先应该清楚哪些是同时发生的,哪些是顺序 发生的。 “assign”语句、实例元件和“always” 块。这三个描述的逻辑功能是同时执行的。 在“always”模块内，逻辑是按照指定 的顺序执行的。 数据类型 Verilog HDL中总共有十九种数据类型,数据类 型是用来表示数字电路硬件中的数据储存和传送元 素的。在本教材中我们先只介绍四个最基本的数据 类型,它们是： reg型、wire型、integer型、parameter型 其它数据类型在后面的章节里逐步介绍，同学 们也可以查阅附录中Verilog HDL语法参考书的有 关章节逐步掌握。其它的类型如下： large型、medium型、scalared型、time型、 small型、tri型、trio型、tri1型、triand型、 trior型、trireg型、vectored型、wand型、wor型。 常量 什么是常量？ 在程序运行过程中，其值不能被改变的 量称为常量。 例如：数字、参数等 常量数字 1、整数: 在Verilog HDL中,整型常量即整常数有以