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符合DTMB标准的非规则码LDPC解码器VLSI设计 陈赟，曾晓洋，林一帆，向波，邓运松 （复旦大学 专用集成电路与系统国家重点实验室，上海 201203） 摘 要：在完全符合数字电视地面传输中国国家标准（DTMB）的芯片系统中，实现了一个码长为7 493bit，同时支持3种码率(0.4, 0.6, 0.8)的非规则LDPC码解码器。在该设计中，使用了一种新的存储器调用的控制策略，在只比单码率最多增加不到5%的存储器的情况下，实现了3种码率存储器的复用。在最大迭代次数为15次的情况下，可以达到150Mbit/s的高吞吐率，而在DTMB中所需的50Mbit/s数据率要求下，迭代次数可高达45次。还给出了FPGA的综合报告和基于SMIC 0.13μm CMOS工艺下的解码器版图。 关键词：数字电视；VLSI；LDPC；非规则码 中图分类号：TN911 文献标识码：A 文章编号：1000-436X(2007)08-0061-06 VLSI design of an irregular LDPC decoder in DTMB CHEN Yun, ZENG Xiao-yang, LIN Yi-fan, XIANG Bo, DENG Yun-song (State Key Lab. of ASIC and System, Fudan University, Shanghai 201203, China) Abstract: An irregular LDPC decoder with a code length of 7 493 bits for DTMB system was implemented based on SMIC 0.13(m CMOS process. A new method to control memories was proposed, which can reuse memories for three different code rates only by increasing 5% memory usage. The throughput of the LDPC decoder is up to 150Mbit/s with the max iterative number of 15. While keeping the throughout of 50Mbit/s, its max iterative number can reach 45. The FPGA synthesis reports and the decoder layout in SMIC 0.13μm CMOS technology are given. Key words: HDTV; VLSI; LDPC; irregular code 1 引言 现代通信系统中，纠错码是提高信道传输可靠性和功率利用率的重要手段，低密度奇偶校验码（LDPC码）是目前最逼近香农极限的一类纠错码。1962年，Gallager首次提出了LDPC码的古典模型[1]，即规则（regular）的LDPC码：（n, j, k），在规则的LDPC码中，校验矩阵H具有恒定的行重和列重。LDPC译码实际是一种迭代概率译码，每一轮迭代都需要对码字中各比特关于接收码字和信道参数的后验概率进行估算，整个迭代过程可以看成在由校验矩阵决定的Tanner图上进行的消息传递过程。 针对LDPC码，目前的研究工作主要集中以下几个方面：较短码长LDPC解码算法的硬件设计的优化研究[2]，高数据吞吐率LDPC的硬件实现研究[3]，低功耗LDPC解码器的硬件实现研究[4]等。但是，目前通常的研究中，码长通常没有超过2 048bit，在较长码长情况下的成功硬件设计比较少；在全并行结构下能达到很高的解码速度，比如：一个1 024bit，码率1/2的全并行LDPC解码器数据吞吐率能达到1Gbit/s[5]。但是，全并行结构也有缺点，随着码长的增加，硬件复杂度将大大增加，在特定系统中的应用将受到制约。比如在文献[5]中，1kbit的码长就消耗了1.7M门。而且，在LDPC码IC的后端设计中，布线将随着码长的增大和tanner图的随机化变得很难完成。另外，非规则LDPC解码器的设计比规则LDPC码难度更大，理论上，融合多种码率的LDPC解码器的存储器容量将成倍增加，从而致使芯片面积成倍增加，布线难度加剧，也将导致芯片功耗大大增加。 在数字电视地面传输中国国家标准中[6]（DTMB，digital terrestrial media broadcasting，以下简称国标），采用了BCH和LDPC级联作为信道的纠错码。要求