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电子系统设计 电子系统设计 电子系统设计 电子系统设计 电子系统设计 电子系统设计 2011-10 电子系统设计 * CPLD实验指导 CPLD实验指导 CPLD实验指导 CPLD实验指导 三者关系 2011-10 电子系统设计 * CPLD实验指导 硬件平台介绍 2011-10 电子系统设计 * CPLD实验指导 硬件平台介绍 2011-10 电子系统设计 * CPLD实验指导 硬件平台介绍 2011-10 电子系统设计 * 初级篇 组合逻辑电路设计（一） 组合逻辑电路设计（二） 时序逻辑电路设计 状态机 CPLD实验指导 硬件平台介绍 2011-10 电子系统设计 * 高级篇 交通灯 蜂鸣器演奏 字符型LCM驱动 串口通行 AD/DA USB通信 开发板其他详细介绍 CPLD实验指导 Quartus II 简介 Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。（摘自百度百科） 2011-10 电子系统设计 * CPLD实验指导 Verilog 简介 Verilog HDL是目前应用最为广泛的硬件描述语言。（摘自百度百科） 功能强大。 2011-10 电子系统设计 * CPLD实验指导 Verilog 简介 Verilog功能强大的具体体现*。 通用性硬件描述语言，易学易用。 允许在同一电路模型内进行不同抽象层次的描述。 绝大多数流行的综合工具都支持Verilog。 所有的制造商都提供用于Verilog综合之后的逻辑仿真元件库，所以可在更加广泛的范围内委托制造商。 拥有编程语言接口，使设计者可以用C代码来访问Verilog内部的数据。 （*摘自Samir Palnitkar 《Verilog HDL数字设计与综合》） 2011-10 电子系统设计 * CPLD实验指导 Verilog 极速入门 2011-10 电子系统设计 * CPLD实验指导 Verilog 易学易用 请叫我与门 module and2_gate(a,b,c); input a,b; output c; assign c=a b; endmodule 2011-10 电子系统设计 * CPLD实验指导 Verilog 允许不同级别层次抽象 行为描述方式 2011-10 电子系统设计 * module gate(a,b,c1,c2,c3,c4,c5); input a,b; output c1,c2,c3,c4,c5; assign c1=a|b; assign c2=~a; assign c3=~(ab); assign c4=~(a|b); assign c5=a^b; endmodule CPLD实验指导 Verilog 允许不同级别层次抽象 寄存器传输描述方式 2011-10 电子系统设计 * module gate(a,b,c1,c2,c3,c4,c5); input a,b; output c1,c2,c3,c4,c5; reg c1,c2,c3,c4,c5; always@(a or b) begin case({a,b}) 2b00: begin c1=0;c2=1;c3=1; c4=1;c5=0; end 2b01: begin c1=1;c2=1;c3=1; c4=0;c5=1; end default: begin c1=0;c2=0;c3=0; c4=0;c5=0; end endcase end endmodule CPLD实验指导 更多Verilog 体会硬件语言与C++等高级语言的区别 2011-10 电子系统设计 * module xxx_gate(din,en,dout); input din,en; output dout; reg dout; always@(din or en) begin if(en==1) dout=din; else dout=1bz; end endmodule CPLD实验指导 更多Verilog 2011-10 电子系统设计 * module encoder8_3(q,d); input[7:0] d; output[2:0] q; reg[2:0] q; always@(d) begin case(d) 8 q=3b111; 8 q=3b110; 8 q=3b101; 8 q=3b100; 8 q=3b011; 8b11