带有偶效验电位数据发生器课程的设计的报告.docVIP

长 沙 学 院 课程设计说明书 题目 带有偶效验电位数据发生器 系(部) 电子与通信工程 专业(班级) 电气二班 姓名 学号 指导教师 起止日期 2012年12月16-28号  电子设计自动化设计任务书 系（部）：电子与通信工程系 专业：电气工程及其自动化 指导教师：瞿 曌 课题名称 带有偶校验位的数据发生器设计 设计内容及要求 试设计一个带有偶校验位的数据发生器。该数据发生器具有三个输入端，输入为一组并行3位二进制数码，输岀是一组串行（低位先行）的四位二进制数码，其中串行输岀的数码的最后一位（即最高位）为偶校验位（由数据发送器输出时加入），前3位依次为数据位，当输入的3位二进制码中有奇数个1时，使其偶校验位为1，否则为0。同时数码管也显示输岀的四位二进制数码。系统提供50MHZ频率的时钟源。完成该系统的硬件和软件的设计，并制作出实物装置，调试好后并能实际运用（指导教师提供制作所需的器件），最后就课程设计本身提交一篇课程设计说明书。 设计工作量 1、VHDL语言程序设计； 2、波形仿真； 3、在实验装置上进行硬件测试，并进行演示； 4、提交一份完整的课程设计说明书，包括设计原理、程序设计、程序分析、仿真分析、硬件测试、调试过程，参考文献、设计总结等。 进度安排 起止日期（或时间量） 设计内容（或预期目标） 备注 第1天 课题介绍，答疑，收集材料 第2天 设计方案论证 第3天 进一步讨论方案, 对设计方案进行必要的修正，方案确定后开始进行VHDL语言程序设计 第4天 设计VHDL语言程序 第5~9天 在实验装置上进行硬件测试，对VHDL语言程序进行必要的修正，并进行演示 第10天 编写设计说明书 教研室 意见 年 月 日 系（部）主管领导意见 年 月 日 长沙学院课程设计鉴定表 姓名 学号 专业 电气工程及其自动化 班级 2班 设计题目 带有偶校验位的数据发生器设计 指导教师 指导教师意见： 评定等级： 教师签名： 日期： 答辩小组意见： 评定等级：　　　　　答辩小组长签名：　　　　　日期：　　　　 教研室意见： 教研室主任签名： 日期： 　 系（部）意见： 系主任签名：　　　　　　　　日期：　　　　　 说明 课程设计成绩分“优秀”、“良好”、“及格”、“不及格”四类； 目录 第1章 设计方案与论证 5 1.1 设计内容及要求 5 第2章 模块设计 6 2.1 分频模块 6 2.2 顶层文件 7 第3章 总体设计与仿真 10 3.1 总体设计方案 10 3.2 引脚分配 15 实验总结与体会 16 参考文献： 16 设计内容及要求 试设计一个带有偶校验位的数据发生器。该数据发生器具有三个输入端，输入为一组并行3位二进制数码，输岀是一组串行（低位先行）的四位二进制数码，其中串行输岀的数码的最后一位（即最高位）为偶校验位（由数据发送器输出时加入），前3位依次为数据位，当输入的3位二进制码中有奇数个1时，使其偶校验位为1，否则为0。同时数码管也显示输岀的四位二进制数码。系统提供50MHZ频率的时钟源。完成该系统的硬件和软件的设计，并制作出实物装置，调试好后并能实际运用（指导教师提供制作所需的器件），最后就课程设计本身提交一篇课程设计说明书。 大体步骤 课题介绍 设计方案论证 进一步讨论方案, 对设计方案进行必要的修正，方案确定后开始进行VHDL语言程序设计 设计VHDL语言程序 在实验装置上进行硬件测试，对VHDL语言程序进行必要的修正，并进行演示 根据要求，该数据发生器具有三个输入端，输入为一组并行3位二进制数码，输岀是一组串行，输岀是一组串行的四位二进制数码，其中串行输岀的数码的最后一位（即最高位）为偶校验位，前3位依次为数据位，当输入的3位二进制码中有奇数个1时，使其偶校验位为1，否则为0。同时数码管也显示输岀的四位二进制数码。系统提供50MHZ频率的时钟源。 2.1 分频模块 2.1.1 vhdl语言程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fenpin is port(clkk: in std_logic; y: out s