EDA课程设计基于FPGA半整数分频器设计.docxVIP

课 程 设 计 报 告设计名称 EDA（VHDL）课程设计专业班级电子0942 姓名姬鹏冲学号 0904451213 成绩评定考核内容平时表现设计报告设计成果和答辩综合评定成绩成绩电气与信息工程学院二0一二年一月课程设计要求和成绩考核办法（要求和成绩考核办法在封皮背面打印）1．不允许在教室或实验室内吸烟、吃零食，不准带无关人员到教室或实验室活动，否则扣平时表现分。2．凡病事假超过3天（每天7小时），或迟到早退三次以上，或旷课两次（1天）以上，不得参加本次考核，按不及格处理，本次课程设计不能通过。3．病事假必须有请假条，需经班主任或有关领导批准，否则按旷课处理。4．课程设计的考核由指导教师根据设计表现（出勤、遵守纪律情况等）、设计报告、设计成果、答辩等几个方面，给出各项成绩或权重，综合后给出课程设计总成绩。该设计考核须经教研室主任审核，主管院长审批备案。5．成绩评定采用五级分制，即优、良、中、及格和不及格。6．课程设计结束一周内，指导教师提交成绩和设计总结。7．设计过程考核和成绩在教师手册中要有记载。实习报告要求实习报告内容、格式各专业根据实习（设计）类别（技能实习、认识实习、生产实习、毕业实习等）统一规范，经教研室主任审核、主管院长审批备案。注意：1．课程设计任务书和指导书在课程设计前发给学生，设计任务书放置在设计报告封面后和正文目录前。 2．为了节省纸张，保护环境，便于保管设计报告，统一采用A4纸，课程设计报告建议双面打印（正文采用宋体五号字）或手写，左侧装订，订两个钉。基于FPGA的半整数分频器设计一、系统设计任务及功能概述本系统是利用VHDL硬件描述语言和原理图输入方式，通过MUX+PLUSⅡ开发软件和ALTER公司的FLEX系列EPF10K10LC84-4型FPGA方便的完成了半整数分频器电路的设计。本系统是通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。二、系统设计方案和程序设计1．系统设计方案我们采用脉冲吞吐计数器和锁相环技术，先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的5.5分频值。该分频器电路可由一个异或门、一个模6数器和二分频器组成。这样可以实现分频系数为5.5分频器以及11分频。设计框图如下所示2．VHDL程序设计（1）模6计数器VHDL描述设计该计数器可产生一个分频系数为5.5分频器，并产生一个默认的逻辑符号cont6。其输入端口为rst、en和clk；输出端口为qa,qb,qc。下面给出模6数器的VHDL描述代码：libraryieee;use ieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entity cont6 isport(clk:instd_logic;rst:instd_logic;en:instd_logic;qa,qb,qc:outstd_logic);end entity cont6;architecturewode of cont6 issignalcount:std_logic_vector(2 downto 0);beginprocess(clk,rst,en)isbeginifrst=1then count=000;elsifclkevent and clk=1thenif en=1thenif count=101 then count=000;else count=count+1;end if;end if;end if;end process;qa=count(0);qb=count(1);qc=count(2);end architecture wode;模六计数器原件生成图如下：图一模六计数器原件生成上面的程序经编译、时序模拟在MAX+PLUSⅡ中可得到如图所示的仿真波形:图2模6计数器仿真波形（2）半整数分频器设计现在通过设计一个分频系数为5.5的分频器给出用FPGA设计半整数分频器的一般方法。该5.5分频器由前面设计的模6计数器、异或门和D触发器组成，利用图形设计方法构造如图所示的5.5分频器电路原理图。图3 5.5分频器电路原理图3．将cont6、异或门和D触发器通过图3所示的电路建立逻辑连接关系，并用原理图输入方式调入图形编辑器，然后经过逻辑综合即可得到如图4所示的仿真波形。图4 5.5分频器仿真波形图4．输入、输出接口说明接口名称类型(输入/输出)结构图上的信号名引脚号说明inclkininclock2系统时钟 11 MHzoutclkoutoutclock6系统输出Q1outq5系统输出三.课程设计总结通过用VHDL语言描述模N计数器，然后进行波形仿真，原理图仿真等，了解