逻辑门与555定时器应用.ppt

集成逻辑门及其基本应用 学习要求 掌握TTL、CMOS与非门电路主要参数的测试方法及OC门、TS门的“线与”功能； 设计与安装测试逻辑门参数的实验电路，并进行参数测试； 学会运用集成逻辑门设计报警、延时等功能电路。 一、TTL门电路的主要参数及使用规划 平均传输延迟时间tpd 是表征器件开关速度的参数。当与非门的输入为一方波时，其输出波形的上升沿和下降沿均有一定的延迟时间，设上升沿延迟时间为tPLH，下降沿延迟时间为tPHL，则平均传输延迟时间tpd可用式(2-3-3)表示。tpd的数值很小，一般为几纳秒至几十纳秒。 tpd=(tPLH+tPHL)/2 (2-3-3) 直流噪声容限VNH和VNL 指输入端所允许的输入电压变化的极限范围。输入端为高电平状态时的噪声容限 VNH= VOH min–VIH min (2-3-4) 输入端为低电平状态时的噪声容限 VNL= VIL max–VOL max (2-3-5) 通常VOH min=2.4V，VIH min=2.0V，VIL max=0.8V， VO max=0.4V，所以VNH和VNL一般约为400mV。 2. TTL器件的使用规则 电源电压+VCC 只允许在+5V±10%范围内，超过该范围可能会损坏器件或使逻辑功能混乱。 电源滤波 TTL器件的高速切换，会产生电流跳变，其幅度约4mA~5mA。该电流在公共走线上的压降会引起噪声干扰，因此，要尽量缩短地线以减小干扰。可在电源端并接1个100?F的电容作为低频滤波及1个0.01?F~0.1?F的电容作为高频滤波。 输出端的连接 不允许输出端直接接+5V或接地。对于100pF以上的容性负载，应串接几百欧姆的限流电阻，否则会导致器件损坏。除集电极开路(OC)门和三态(TS)门外，其它门电路的输出端不允许并联使用，否则，会引起逻辑混乱或损坏器件。 输入端的连接 输入端可以串入1只1k?~10k?电阻与电源连接或直接接电源电压+VCC来获得高电平输入。直接接地为低电平输入。或门、或非门等TTL电路的多余的输入端不能悬空，只能接地，与门、与非门等TTL电路的多余输入端可以悬空(相当于接高电平)，但因悬空时对地呈现的阻抗很高，容易受到外界干扰，所以可将它们直接接电源电压+VCC或与其它输入端并联使用，以增加电路的可靠性，但与其它输入端并联时，从信号获取的电流将增加。 二、CMOS门电路的主要参数及使用规则 1. CMOS与非门电路的主要参数 输出低电平VOL VOL≤VSS+0.5V为逻辑“0”(VSS=0V)。 扇出系数NO CMOS电路具有极高的输入阻抗，极小的输入短路电流IIS，一般IIS≤0.1?A。输出端灌入电流IOL比TTL电路的小很多，在+5V电源电压下，一般IOL≤500?A。但是，如果以这个电流来驱动同类门电路，其扇出系数将非常大。因此，在工作频率较低时，扇出系数不受限制。但在高频工作时，由于后级门的输入电容成为主要负载，扇出系数将受到限制，一般NO=10~20。 平均传输延迟时间tpd CMOS电路的平均传输延迟时间比TTL电路的长得多，通常tpd?200ns。 直流噪声容限VNH和VNL CMOS器件的噪声容限通常以电源电压+VDD的30%来估算，当+VDD= +5V时，VNH? VNL=1.5V，可见CMOS器件的噪声容限比TTL电路的要大得多，因此，抗干扰能力也强得多。提高电源电压+VDD是提高CMOS器件抗干扰能力的有效措施。 2. CMOS器件的使用规则 电源电压 电源电压不能接反，规定+VDD接电源正极，VSS接电源负极(通常接地)。 输出端的连接 输出端不允许直接接+VDD或地，除三态门外，不允许两个器件的输出端连接使用。 输入端的连接 输入端的信号电压Vi应为VSS≤Vi≤VDD，超出该范围会损坏器件内部的保护二极管或绝缘栅级，可在输入端串接一只限流电阻(10k?~100k?)。所有多余的输出端不能悬空，应按照逻辑要求直接接+VDD或VSS(地)。工作速度不高时允许输入端并联使用。 其它 ①测试CMOS电路时，应先加电源电压+VDD，后加输入信号；关机时应先切断输入信号，后断开电源电压+VDD；所有测试仪器的外壳必须良好接地。②CMOS电路具有很高的输入阻抗，易受外界干扰、冲击和出现静态击穿，故应存放在导电容器内；焊接时电烙铁外壳必须接地良好，必要时可以拔下烙铁电源，利用余热焊接。 三、集