2011年国赛简易数字信号传输性能分析仪E题.docVIP

简易数字信号传输性能分析仪（E题） 作者：徐兵、杨云、陈德勇 赛前辅导教师：皇晓辉、陈祝明 　　文稿整理辅导教师：皇晓辉 摘要：本系统选用3.3V TTL电平标准，以FPGA和Nios II为核心，对数字信号发生器、伪随机序列发生器和数字信号分析电路进行了重点设计，并合理设计了模拟传输信道。本系统重点解决在低信噪比下数据率的测量和同步时钟提取，根据m序列的特定规律，利用等精度测频法和平均滤波器法测试信号的数据率，然后用数字锁相环提取出同步时钟，在示波器上显示出眼图，并能成功解出曼切斯特码。 关键字：m序列、信噪比、FPGA、位同步 Abstract: The system used standard 3.3V TTL level , with FPGA and the Nios II as the core. We focused on the design of the digital signal generator, the pseudo-random sequence generator circuit and the digital signal analysis circuit. Also, an analog transmission channel was rationally designed. The system was focused on solving the measurement of the data rate in low SNR and the extraction of the synchronous clock. According to the m-sequence’s specific laws, using precision frequency measurement methods and average filter methods to test the signal, we got the data rate, and then extracted the synchronous clock with a digital phase-locked loop. Then we could easily display the eye diagram on an oscilloscope and solved the Manchester code. Keywords: M Sequence, Signal to Noise Ratio, FPGA, Bit Synchronization .1 方案论证 1.1 方案比较与选择 仔细分析题目要求，在低信噪比下提取位同步信号是本题的最大难点，也是设计的重点之一。此外，在数字信号分析电路端获取信号的数据率也是本题的难点之一。对此，我们考虑了以下几种方案： 数字信号发生器与伪随机信号发生器 方案一：门电路集成芯片发生。即通过74LS194等线性移位寄存器芯片搭建数字信号发生器和伪随机信号发生器。 方案二：FPGA发生。即由FPGA直接完成10Mbps的伪随机信号和数字信号的发生。 方案一的最大特点是成本较低，但是电路比较复杂，而且由于信号的数据率可调，时钟的配置也较为麻烦。方案二用FPGA内部的PLL和分频器可以得到很高精确度的数据率，而且FPGA可方便的产生M序列。因此，我们选用方案二。 低通滤波器 方案一：开关电容滤波器。由一个开关电容滤波器芯片、固定衰减和可变增益放大构成，可通过软件改变开关电容滤波器的截止频率。 方案二：有源低通滤波器。由固定通道增益低通滤波器、固定衰减和可变增益放大共同构成通道增益可调的低通滤波器，三个固定增益低通滤波器的截止频率分别为100kHz,200kHz,500kHz，可以方便切换通道。 方案二可以很方便地利用运放和RC构成的低通滤波器实现，用继电器或开关选择不同截止频率的滤波器。方案一虽然开关电容滤波器可以通过外部时钟很方便地调整其截止频率，但由于需要的外部时钟频率一般很高，造成的干扰会很大。因此我们选用方案二。 数字信号分析电路 方案一：数字锁相环芯片+单片机接收分析。接收信号经过去噪、放大和比较后由数字锁相环提取同步时钟，单片机可以进行数据分析与控制。 方案二：FPGA+Nios II接收分析。接收信号先通过窄带滤波器将高频噪声滤除，得到窄带随机信号，窄带随机信号通过放大和滞回比较后送入FPGA进行同步信号提取。 方案二中可以由FPGA方便地实现数字锁相，并由Nios II软核实现数据分析和控制，同步信号提取和分析、控制都可以由一块FPGA实现。方案一也可以实现同步提取的功能。在这里，我们选用方案二。 1.2 方案描述 伪随机信号发生器和数字信号发生器由FPGA产生，