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Intel CPU漏洞溯源与山石网科产品影响解析
2018年新年的第三天，一则CPU漏洞相关的信息震撼了整个信息安全界！“出大事了”、“全体沦陷”、“惊天漏洞”等形容此次事件严重程度的词汇一时间铺天盖地。现在，让我们追根溯源，寻找漏洞的来龙去脉，并且解析此次漏洞事件对山石网科产品的影响。
事件背景
2018年1月3日，GPZ（Google Project Zero）安全团队发布了名为Reading privileged memory with a side-channel的严重安全漏洞。在报告中提到CPU数据缓存机制可以被恶意利用造成信息泄露，这种利用在最坏的情况下可以被用来跨越本地安全边界读取任意虚拟内存。这个问题影响包括Intel、AMD和ARM的多款CPU。Google已经在Intel和AMD某些型号的CPU上真实利用了该漏洞。并在2017年6月1日将此漏洞报告给Intel、AMD和ARM［1］。
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GPZ原计划在2018年1月9日公开这个漏洞，但由于已经出现大量公开报道，GPZ将公开时间提前到2018年1月3日。
原理介绍
现代流水线CPU通过指令推测执行（speculatively execute instructions）和多级缓存来提升性能，下面是Intel手册中一些关于推测执行和缓存的说明。
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Intel在优化手册的2.3.2.3节“Branch Prediction”中有如下关于分支预测的描述［15］：
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Branch prediction predicts the branch target and enables the
processor to begin executing instructions long before the branch
true execution path is known.
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在2.3.5.2节“L1 DCache”中，有如下关于以推测方式进行缓存的描述：
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Loads can:
[...]
Be carried out speculatively, before preceding branches are resolved.
Take cache misses out of order and in an overlapped manner.
?
Intel软件开发手册卷3A的11.7节“Implicit Caching (Pentium 4, Intel Xeon, and P6 family processors)”中有如下关于隐式缓存的描述：
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Implicit caching occurs when a memory element is made potentially cacheable, although the element may never have been accessed in the normal von Neumann sequence. Implicit caching occurs on the P6 and more recent processor families due to aggressive prefetching, branch prediction, and TLB miss handling. Implicit caching is an extension of the behavior of existing Intel386, Intel486, and Pentium processor systems, since software running on these processor families also has not been able to deterministically predict the behavior of instruction prefetch.
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程序指令中存在很多条件分支，CPU进行分支预测，判断可能的程序执行路径，并预先执行跳转语句之后的指令。如果CPU的推测错误，CPU会根据正确的跳转条件执行指令，但是之前推测执行的指令的执行结果不会被恢复，这一点可以被用于造成信息泄露。
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以下面这段示例代码为例：
struct array {
??? unsigned long length;
??? unsigned char data[];
};
struct array *arr1 = ...;
unsigned long untrusted_offset_from_caller = ...;
if (untrusted_offset_from_caller?arr1-length) {
??? unsigned char value = arr1-da
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