微波电路课件_雷震亚_第10章_频率合成器.ppt

图 10-22 扩频通信接收机示意图 除此之外,AD9850 还可构成DDS+PLL频率合成器。 3. 几点说明 (1) AD9850作为时钟发生器使用时,输出频率要小于参考时钟频率的33%,以避免谐波信号落入有用输出频带内,减少对外部滤波器的要求。 (2) AD9850参考时钟频率最低为1 MHz,如果低于此频率,系统自动进入电源休眠方式。 如果高于此频率,系统恢复正常。 (3) 含有AD9850的印制线路板应是多层板,要有专门的电源层和接地层, 且电源层和接地层中没有引起层面不连续的导线条。在多层板的顶层应留有带一定间隙的接地面,为表面安装器件提供方便。为得到最佳效果,在AD9850拟接地和数字接地连接在一起。 (4) 避免在AD9850器件下面走数字线,以免把噪声耦合进芯片。避免数字线和模拟线交叉。印制板相对面的走线应该相互正交。在可能的条件下,采用微带技术。 (5) 像时钟这样的高速开关信号应该用地线屏蔽,避免把噪声辐射到线路板上其他部分。 (6) 要考虑用良好的去耦电路。AD9850电源线应尽可能宽,使阻抗低,减少尖峰影响。模拟电源和数字电源要独立,分别把高质量的陶瓷去耦电容接到各自的接地引脚。去耦电容应尽可能靠近器件。 (7) AD9850有两种评估板,可作为PCB布局布线参考用。AD9850/FSPCB评估板主要用于频率合成器,AD9850/CGPCB评估板主要用于时钟发生器。这两种评估板都可与PC机并行打印口相连,软件在Windows界面下进行。评估板配带的3.5英寸软盘有一个可执行文件,用来装入数据,显示AD9850的功能选择。 10.4 PLL＋DDS频率合成器 10.4.1 DDS作PLL参考源 图10-23所示电路用AD9850 DDS系统输出作为PLL的激励信号,而PLL设计成N倍频PLL,利用DDS的高分辨率来保证PLL输出有较高的频率分辨率。 图 10-23 用AD9850系统输出作为PLL的信号 直接数字频率合成芯片DDS作为SB3236锁相环频率合成芯片,构成了一个DDS+PLL频率合成器的设计。这种结构适用于各种型号的DDS和PLL芯片。PLL采用单环频率合成技术,以使DDS+PLL频率合成器的结构简单,性能稳定。在这种方案中,DDS的作用是为锁相环提供一个高精度参考源。整个系统换频精度受到DDS特性、 滤波器的带宽和锁相环参数的影响,频率切换时间主要由锁相环决定。频率的调节由DDS和PLL两个芯片的逻辑关系决定,单片机或FPGA可编程逻辑器件工作量大,可参阅相关技术资料。 输出频率为  fout=N·M· =0.0291·N·M 频率分辨率为 Δfomin=N· =0.0291N 10.4.2 DDS作PLL的可编程分频器 这种方案又称为PLL内插DDS频率合成器, 基本电路如图10 - 24所示。 图 10-24 PLL内插DDS频率合成器原理 AD9850DDS输出经过滤波后的频率为fDDS=M·fout/232，M为AD9850频率控制字,PLL环路分频器的分频值为N=232/M,由于M=1～231,所以N=2～232。在VCO输出允许情况下,该PLL输出频率为fout=N·fREF=(2～232)·fREF。 10.2.6 PLL集成电路介绍 PLL集成电路是现代频率合成器的核心部件， 世界许多著名半导体公司都有此类产品。下面给出SB3236(PE3236、 Q3236)芯片的例子供参考， 以使用户了解其内部结构和使用方法。 SB3236是一种高性能 PLL 频率综合器集成电路， 内含10/11 双模前置分频器、模/数选择电路、M计数器、R 计数器、数据控制逻辑、鉴相器和锁相检测电路。R计数器和M 计数器的控制字可串行或并行接口在数据控制逻辑中编程，也可直接接口输入。 该产品具有工作频率宽(前置分频器有源时， 工作频率为200 MHz～2.2 GHz； 前置分频器旁无源时， 工作频率为20～220MHz)， 工作电压低(3(±5％) V), 功耗小(75 mW), 工作温度范围宽(-55～+125℃)， 非常好的相位噪声特性和体积小(44 线方形扁平外壳封装)等特点。它主要应用于通信、 电子、 航空航天、 蜂窝/PCS 基站、 LMDS/MMDS/WLL 基站和地面系统 SB3236的原理框图如图 10 - 12所示， 其外形引脚如图10-13 所示。 图 10-12 SB3236的原理框图 图 10-13SB3236的外形引脚图 1. 主分频器通道 主分频器通道由10/1