数字电路及逻辑设计 4.2 4.3全加器比较器.ppt

4.2 二进制运算电路 两个1 位二进制数相加的过程 1. 半加器（Half Adder） 2. 全加器（Full Adder） 全加器逻辑图与实现电路 两个半加器构成一个全加器 两个4 位二进制数相加的过程 3 集成多位加法器芯片 2. 超前进位集成4位加法器74LS283 3. 超前进位加法原理 74LS283逻辑图 3. 超前进位加法器74LS283的应用 例3* 利用加法器完成减法运算 由加补码完成减法运算的减法器电路 4.3 数值比较器 1 数值比较器的逻辑功能 2. 多位数值比较器的设计原则 3. 集成4位数值比较器74LS85 74LS85功能表 4. 集成数值比较器的位数扩展（串联方式） 5. 用74LS85组成16位数值比较器（并联扩展方式） * 1 半加器和全加器的运算逻辑 半加器 全加器 2 集成多位加法器芯片 串行进位加法运算 超前进位集成4位加法器74LS283 全加器的应用 分为不考虑低位来的进位和考虑低位进位两种情况 半加器 全加器 不考虑低位进位，将两个1位二进制数A、B相加的逻辑运算 半加器的真值表 逻辑表达式 逻辑图 1 0 0 0 C 0 1 1 1 1 0 1 0 1 0 0 0 S B A 半加器的真值表 C = AB 1-2 半加器和全加器 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 1 1 0 0 1 0 1 0 0 0 0 0 Ci Si Ci-1 Bi Ai 全加器真值表 全加器进行加数、被加数和低位来的进位信号的相加 逻辑图 实现电路 1 1 0 1 1 0 0 1 + 0 1 1 0 1 0 0 1 1 两个二进制数相加时，也分为不考虑低位来的进位和考虑低位进位两种情况。同时必须考虑各个位的进位 1.串行进位加法器----采用四个1位全加器组成 在电路上如何实现两个四位二进制数相加？ A3 A2 A1 A0 + B3 B2 B1 B0 低位的进位信号送给邻近高位作为输入信号 任一位的加法运算必须在低一位的运算完成之后才能进行 串行进位加法器运算速度不高。 74LS283逻辑框图 74LS283引脚图 进位输入是由专门的“进位逻辑门”来提供 超前进位加法器使每位的进位直接由加数和被加数产生，而无需等待低位的进位信号 该门综合所有低位的加数、被加数及最低位进位输入 例1 用两片74LS283构成一个8位二进制数加法器 在片内是超前进位，而片与片之间是串行进位。 8421码输入 余3码输出 1 1 0 0 例2 用74LS283构成8421BCD码转换为余3码的码制转换电路 8421码 余3码 0000 0001 0010 0011 0100 0101 ?? ?? +0011 +0011 +0011 CO 补码和反码的关系式 : N补=N反+1。 反码和补码 这里只讨论数值码，不包括符号位 原码 自然二进制码 反码 将原码中的所有0变为1，所有1变为0后的代码。 反码与原码的一般关系式：N反=（2n ?1）?N原 补码 N补=2n ?N原 原码：0 0 0 1 0 1 反码：1 1 1 0 1 0 1 1 1 1 1 1 补码：1 1 1 0 1 1 加补码完成减法运算 1）A?B ? 0的情况。 1 0 1 0 0 0 0 1 0 0 补码和反码的关系式 : N补=N反+1 进位反相 借位 2）A?B 0的情况。 0 1 1 0 0 借位 1 1 1 0 0 进位反相 0 1 0 1 - 0 0 0 1 0 1 0 0 0 0 0 1 - 0 1 0 1 - 0 1 0 0 结果表明，在A–B ? 0时，借位信号为0，所得的差就是差的原码。 在A–B 0时，借位信号为1， 所得的差是差绝对值的补码。 1 数值比较器的逻辑功能 2 集成4位数值比较器74LS85 集成数值比较器74LS85的功能 数值比较器的位数扩展 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 0 0 0 FA=B FAB FAB B A 输 出 输 入 1位比较器真值表 1位数值比较器对两个1位二进制数A、B进行比较 数值比较器完成对两个二进制数A、B进行大小比较 真值表 逻辑表达式 逻辑图 1位数值比较器的逻辑图 先从高位比起，高位不等时，即可区别数值的大小 当高位相等，再比较