集成电路的设计原理2006年春季A卷的答案.docVIP

哈尔滨工业大学（威海） 2005 /2006 学年 春季学期 集成电路设计原理 试题卷（A）答案 考试形式（开、闭卷）：闭 答题时间： 120 （分钟） 本卷面成绩占课程成绩 70 % 题号 一 二 三 四 五 六 七 八 卷 面 总 分 平 时 成 绩 课 程 总 成 绩 分数 得分 一、填空题（每题1分，共15分） 在MOS电流镜电路中沟道长度选择大一些有利于 增大 （增大、减小）电流源的输出电阻和减小 沟道长度调制 效应对输出电流的影响。 在N阱CMOS集成电路中，n阱作为___PMOS_____管的衬底，一般接 最高___电位。 NMOS传输门不能很好地传输____高________电平, 其W/L越大，导通电阻越 小 ，传输速度越 快 。 有比电路是指输出低电平与输入管和负载管的 宽长比___之比有关。 集成电路中的元器件因为要做在同一衬底上，因此不同于分离器件，会存在 寄生效应 。 写出考虑沟道调制效应时MOS管工作在饱和区的漏极电流公式 采用全定制(full-custom)方法设计的集成电路集成度 高 （高、低），适用于 通用 （通用、专用）集成电路芯片的设计。 一个Dac工作时的参考电压为Vref，接收n位的数字信号(b1b2…. bn)，最低有效位用LSB表示，则LSB等于 Vref/2n ，其分辨率为 n ，量化噪声最大为 1LSB 。 得分 二、（共15分） 右图是一N阱CMOS工艺电路的版图。 画出对应的电路图（7分）； 分析电路功能，写出逻辑表达式（2分）； 按工艺流程的先后顺序，写图中所用到的光刻掩膜版名称，并在图中选择典型图形标明（6分）。 答题要点： 3．(1)nwell (2)active (3)poly (4)pplus (5)cont (6)metal 2．与或门 F=AB+C 1． 三、（共8分） 得分 下图中Vin为一模拟集成电路的一输入端，为其画出采用MOS管形式的抗静电保护电路，阐述其工作原理并说明对保护管尺寸有何要求。 答题要点： MOS晶体管形式的抗静电保护电路如右图，其工作原理是： 当输入信号电压在VSS~ VDD正常范围内时，图中两个保护用的MOS管均处于截止状态，不影响电路正常功能（引进了一定的电阻、电容）； 当输入端由静电产生较高的正电压或较高的负电压时，利用保护管NMOS和PMOS的饱和导通或沟道穿通效应以及漏极寄生二极管完成静电泄放。R为N+电阻起到延迟、缓冲作用，避免静电荷被泄放的同时加到输入栅上； 保护管W/L要足够大以便获得小的导通电阻，并采用抗闩锁的保护环结构。 四、（共10分） 说明TTL电路单管逻辑门级联时的三问题（3分） 简述ECL电路和I2L电路的特点（4分） 阐述CMOS电路中抗闩锁设计的重要性（3分） 答题要点： 1. 单管逻辑门直流运用特点和级联问题主要有3点： （1）输入端口的电流不同，IE0=IB1+IC0，级联时负载问题需要分别对待。 （2）输出低电平逐级提高，VC0=VE0 + VCES，级联时应注意不要高于后级的阈值电压。必要时后级应采用高阈值门将输出低电平降低。 （3）驱动基极负载时输出高电平会被后级箝位，VB1=VE0 + VBE，若驱动多个基极负载，会有枪电流现象，这时与基极负载之间应加隔离管。 3. 发射极耦合逻辑（ECL）电路是电流型逻辑电路，晶体管不进入饱和区工作，电平变化幅度小，因而速度快，但功耗大，噪声容限低。 集成注入逻辑（I2L）电路单元内公用电极多，没有内连线，没有电阻，不需要隔离，占用芯片面积小，功耗低，但速度慢，驱动能力弱。 4. 由于CMOS集成电路所固有的结构形成了寄生可控硅（晶闸管），一旦条件具备，寄生可控硅被触发，芯片电流就会巨增，将烧毁芯片。因此，采用抗闩锁设计十分必要。 五、（共20分） 画出典型pn结隔离工艺双极型集成电路中的单基极条形npn晶体管的平面图（版图）和对应的剖面图（10分）； 按工艺流程先后顺序写出所需的光刻掩膜版名称，同时在图中对应图形上标明（10分）。 答题要点： 1． 2．（1）埋层扩散 （2）隔离扩散 （3）基区（硼）扩散 （4）发射区（磷）扩散 （5）引线孔 （6）金属 六、（共12分） 右图是一个CMOS门电路，PMOS管的宽长比为(W/L)P，NMOS管的宽长比为(W/L)N。 写出逻辑表达式，说明该电路的功能(2分)； 如果将它用作反相器，有哪几种方式（2分）？ 这几