16位定点数原码一乘法器的设计与实现.docVIP

计算机科学与工程学院 课程设计报告 题目全称： 16位定点数原码一位乘法器的设计与实现 课程名称： 计算机组成原理 指导老师： 谭浩 职称： 序号 学生姓名 学号 班号 成绩 1 刘晓窗 2012060010006 2012060010 2 李育桥 2012060010025 2012060010 3 郭建准 4 李浩 5 李志飞 6 7 8 9 10 （注：学生姓名填写按学生对该课程设计的贡献及工作量由高到底排列，分数按排名依次递减。序号排位为“1”的学生成绩最高，排位为“10”的学生成绩最低。） 指导老师评语： 签字：  摘 要 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。本实验用Verilog HDL语言设计了全加器实现的组合乘法器,通过功能仿真,验证了结果。