方便预置的倒时数显定时器(合工大课程设计).docx

电物学院课 程 设 计 报 告课程设计名称：方便预置的倒计时数显定时器专业班级：组长姓名：组员姓名:指导老师：完成时间：2013—7—16方便预置的倒计时数显定时器一、内容提要在人们日常生活中，或大众关心的某项活动中，或电器使用过程中，常常需要一个倒计时计时器，用以醒目的显示要做的事件所剩下的时间，提醒人们做好准备。本题任务是：设计一个可以快速预置，数显示剩余时间，定时时间到有声响提示的倒计时数字显示器。二、设计主要要求及指标 1.设置开始键。按动开始键倒计时开始，定时结束后声响提示。2. 设置预置键。定时时间可以在范围60秒任意预置，预置后的定时可重复使用。3. 数字式显示剩余时间。4.定时时间到自动进入预置状态，倒计时时预置键无效。三、设计思路定时结束信号倒计时计数（减法）预置计数（加法）倒计时结束判别声响提示控制 电路时基电路开始键预置键LoadKCL 四、单元电路设计原理1.预置计数（加法）附录一：74LS90的管脚及功能用法真值表：Reset Inputs复位输入输出R0(1)R0(2)R9(1) R9(2)QDQCQBQAHHLXLLLL HHXLLLLLXXHHHLLHXLXLCOUNTCOUNTCOUNTCOUNTLXLXLXXLXLLXH=高电平 L=低电平 ×=不定U3控制十位预置，是六进制计数器：U2控制个位预置，是十进制计数器。两个74LS90组成六十进制计数器。3.倒计时计数（减法）附录一：74LS192的管脚 74LS192的功能表 输入 输出MRP3P2P1P0Q3Q2Q1Q0?1?×?×?×××××0000?0?0?×?×dcbadcba?0?1??1×××× 加计数?0?1?1?×××× 减计数图中：为置数端，为加计数端，为减计数端，为非同步进位输出端，?为非同步借位输出端，P0、P1、P2、P3为计数器输入端，为清除端，Q0、Q1、Q2、Q3为数据输出端。在进行减法计数时，控制Up端始终为高电平，同时U2 Down端接脉冲。计数器进行减法计数时，当U5数值减到000时，由BO端产生一个低电平，U4减一。如此循环，直到为零，定时时间到自动进入预置状态。4. D触发器可逆计数由D触发器控制，D触发器的特性方程：=D触发器的特性表如下： 000010101111D触发器Q端与74LS192 LOAD端相连。当给D触发器一个脉冲时，Q端为高电平，192开始倒计时。当倒计时结束时，D触发器清零端输入一个低电平，清零，Q端为低电平，192 LOAD端制数，所以定时时间到自动进入预置状态。5.计数时不能预置5. 声响提示当倒计时结束时，555定时器OUT端将输出高电平，蜂鸣器声响提示。一段时间后，OUT端输出低电平，蜂鸣器停止声响提示（通过改变电阻的大小可以改变蜂鸣器声响的时间，电阻越大，蜂鸣器声响的时间越长）。五、完整电路六、元器件清单元件名称规格及用途数量555定时器延时电路174HC74集成D触发器174LS32或门174LS08与门174LS90异步计数器274LS192十进制可逆计数器2七、Multism仿真以及安装调试过程中遇到的问题，解决方法Multism仿真过程基本比较顺利，通过逐个模块的设计与仿真，将各功能模块组装到一起，最终完成整个电路功能。安装和调试过程基本和原本的设计要求相符合，在此过程中出现的主要问题如下：1、接线错误2、电路断路3、有些芯片初始状态带高电平对于以上问题，主要是线路过多过密导致接线混乱和接线过程中粗心大意产生的。考虑到模拟电路可以实现所要求的功能，因此我们坚持了原先的电路图，在所接电路上进行了仔细检查，找出了接线错误，并进行了接线整理，最终实现了整个电路功能。八. 收获、体会和改进的建议通过这次课程设计，我们深感自己动手操作的重要性。我们在课堂上接触到的多半是苍白的理论，在实践层面上只有一定的指导作用。但是真正在实际运用过程中，我们如果缺乏必要的及时锻炼，那将会感觉到力不从心。理工科本来就是一门集思维和动手能力于一体的学科，要想真正掌握好，思考、假设和实验验证都是必不可少的。在通过很多的理论学习之后，我们通过课程设计和相关的实验把书本上的理论知识在实际运用中加以利用，巩固了理论知识的同时也增强了我们的动手能力。另外，我们生活在一个讲究团队合作的社会里。通过团队的协作，也培养了我们团结互助，相互协调的团队合作能力。通过大家的努力，我们共同完成了小组的任务，大家集思广益，各抒己见，共同把一个个问题解决。虽然辛苦，但是我们也享受着这次课程设计中给我们带来的乐趣，那就是自己亲自动手解决好实际问题，虽然我们做的还不够，但是我们也算是迈出了艰难的一步。我们学习理论知识的最终目的还是要走向实际运用，?通过这种模拟式的学习，我们加深认识到理论与实践的差异。通过这个课程设计，我