ISE 3.4 软件使用说明2014新.ppt

14. 原理图绘制 （1）生成器件符号：待定 14. 原理图绘制 （2）新建原理图文件：待定 图10 添加元器件 14. 原理图绘制 （3）添加元件符号：在图10的原理图编辑窗口中，单击 【Add】 【Symbol】。 14.绘制原理图 （4）器件调用与放置：在符号库Categories中点击需求调用的器件库，同时单击对应库中需求的器件符号，将鼠标上粘连的器件符号移入原理图并单击鼠标左键放置器件。如图11. 图11 器件调用与放置 14.绘制原理图 （4）器件调用与放置（续）：同样的方法放置原理图中需求的其他器件。如图12. 图12 器件调用与放置（续） 14.绘制原理图 （5）器件连接：图13中，点Add Wire图标或Add/Wire命令，连接相关器件。 图13 器件连接 ADD/Wire 14.原理图绘制 （5）器件连接：图13中，点Add Wire图标或Add/Wire命令，连接相关器件。 图13 器件连接 ADD/Wire 14.绘制原理图 （6）输入输出缓冲器放置：采用元器件符号添加方法，在对应的IO库中，添加ibuf 和obuf。如图14。 图14 输入输出缓冲放置 14.绘制原理图 （7）输入/输出接口放置：单击图15中的Add I/O Marker图标， 选 Add an automatic marker，放置输入输出管脚。 图15 输入输出接口放置 14.绘制原理图 （8）更改端口名称：鼠标右击要更改名称的端口, 单击Rename, 在重命名窗中将原端口名更改为需求的名称，点OK，如图16。 图16 端口名称更改 更改为i1 14.绘制原理图 （8）更改端口名称续：用同样的方法将电路图中所有的输入输出端口信号更改为需求的名称，如图17所示。设计完成后保存 图17 端口名称更改续 14.绘制原理图 （9）原理图检查：点Tools下的Check Schematic, 直到报告窗中表述为No errors, 如图18所示。如果有错，修正后保存。 图18 原理图检查 ISE 13.4 软件使用 设计流程 新建项目 设计输入 设计综合 设计仿真 设计实现 * FPGA／CPLD设计流程 设计输入 设计综合 设计适配 编程下载 功能仿真 时序仿真 新建项目 1. 打开Xilinx ISE Design Suite 13.4 的项目引导执行文件 Project Nabigator，如图 1 所示。 图1 启动ISE 13.4 2. 单击【File】 【New Project】,如图2。 或单击图1中的 【 New Project… 】，如图3。 图2 新项目建立方式1 图3 新项目建立方式2 3. 建项目工程名和项目路径，如图4，然后单击【Next】 图4 设置项目名和项目路径 HDL 如果设计顶层为HDL文件，可通过下拉选取 4. 定义目标器件和项目属性，如图5，然后单击【Next】， 直到完成。 图5 设置项目软硬件属性 图6 新设计文件建立 5.新设计文件建立：单击【Project】 【New Source】，图6 图7 设置新设计文件名及设计模式选择 6. 建设计文件名和选择设计模式，如图7，然后单击【Next】 图8 设计文件端口描述 7. 对设计文件的端口进行定义如图8，键入端口信号名，端口方向（输入\输出），端口信号宽度等，然后单击【Next】 图9 设计文件定义综述 8. 得到文献综述，如图9，点完成【Finish】 图10 打开VHDL 设计窗 9.VHDL文件设计 （1）打开设计文件编辑窗。在设计文件左边的Design窗中，双击定义的设计文件，生成右边的编辑模板窗，如图10 9.VHDL文件设计 （2）编写设计文件的VHDL程序。在右边编辑窗中，书写设计文件的VHDL程序，如图11（四位加法器程序）。程序编写完后，点保存 图11 编写VHDL程序 9.VHDL文件设计 （3）设计文件语法检查。 Design窗中，点已设计好的文件，双击处理窗Process中的综合XST下的Check Syntax, 在下面的报告窗中，对有问题的语句进行说明。如图12 图12 语法检查 9.VHDL文件设计 （4）错误语句改正。双击报告窗中出错的语句，根据描述的问题说明，对出错的指示行或附近的出错语句进行修改，如图13. 图13 修正出错语句 9.VHDL文件设计 （5）程序编译正确指示。程序修改完后，再进行语法检查，报告窗中出现直到成功说明（successfully)。如图14. 图14 语法正确表示 10.设计文件仿真 （1）新建仿真文件。图15中，点击要仿真的源