VHDL设计功能数字钟.docVIP

EDA期末作业 （一）选题目的 学习使用QuartusII 9.0,巩固已掌握的EDA知识，增强自己的动手实践能力。 （二）设计目标 实现多功能数字钟的设计，主要有以下功能： ①计时,并且可以24小时制和12小时制转换。 ②闹钟 ③整点报时 ④秒表 （三）实现方案 该课题的实现过程大体如下：先对4MHZ的信号进行分频使其变为1HZ；将该信号加入计数器中（模60和模24/12）实现基本时钟功能；然后在此基础上加入闹钟，秒表，整点报时，24/12小时制转换模块；最后在动态显示电路中实现上述功能。 （四）设计过程、模块仿真及实现结果 一、 分频器 分频器的VHDL语言为（4M分频） library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fenpinqi is port( clk_in : in std_logic; clk_out : out std_logic); end fenpinqi; architecture behivor of fenpinqi is signal cou : std_logic_vector(21 downto 0); begin process(clk_in) begin if clk_inevent and clk_in=1 then cou=cou+1; end if; end process; process(cou) begin clk_out=cou(21); end process; end architecture behivor; 完成4Mhz到1hz的转换 仿真结果略。 二、计时器（模60，模24，模12） 模60设计的电路图如下 模24/12计数器如下 合成模块分别如下 仿真波形如下 M60 波形分析：ql[3..0]从0变到9，qh[3..0]从0变到5，当clk经过60个周期后，co输出一个脉冲。从而实现模60计数器的功能。 M24/12 模12计数器（sv6=0） 模24计数器（sv6=1） 波形分析：由于要进行24/12小时制的转换，所以加入开关sv6来控制转换模24和模12计数器。由波形图可以看出，模24和模12功能均已实现。 计时器总电路为 三、动态显示功能 1、由sv3和sv8来控制转换正常计数器、闹钟、秒表的转换。当sv3=0、sv8=0时，显示正常计时器；当sv3=0、sv8=1时，显示秒表；当sv3=1时，显示闹钟。实现此功能的VHDL语言如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity mand is port( sv3,sv8 : in std_logic; sl,sh,ml,mh,hl,hh,ap,d,rsl,rsh,rml,rmh,rhl,rhh,rap,rd,swa,swb,swc,swd:in std_logic_vector(3 downto 0); asl,ash,aml,amh,ahl,ahh,aap,ad: out std_logic_vector(3 downto 0) ); end mand; architecture arc of mand is signal tmp:std_logic_vector(3 downto 0); begin process(sv3) begin if(sv3=0)then if sv8=0 then asl=sl;ash=sh;aml=ml;amh=mh; ahl=hl;ahh=hh;aap=ap;ad=d; else asl=swa;ash=swb;aml=swc;amh=swd; ahl=1010;ahh=1010;aap=0000;ad=1010; end if; else asl=rsl;ash=rsh;aml=rml;amh=rmh; ahl=rhl;ahh=rhh;aap=rap;ad=rd; if(rap=0010and rhh=0000 and rhl=0000)then ahh=0001;ahl=0010; end if; end if; end process; end arc; 2、数据选择器VHDL语言描述如下： library