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时序分析在EDA课程中实践 　　摘　要　本文针对通信工程卓越计划中的电子设计自动化课程，阐述了该类课程中增强工程性和实践性的教学指导方针，并针对该类课程中时常存在的仿真与实现不一致问题，研究将时序分析引入该类课程的教学和实验。设计了时序设计课程设置内容。在此基础上，结合采用比较教学法和陷阱教学法进行实验设计，通过设计组合逻辑实验和时序逻辑实验，指导学生认识时序分析的重要作用，掌握设计方法。 　　关键词　可编程逻辑器件　时序分析　课程设置　实验设置 　　中图分类号：G424 文献标识码：A 　　0 引言 　　在通信工程卓越计划中，尤其强调实践性和工程性的指导方针下，开设了一系列应用技术类课程，其中“电子设计自动化”课程是面向本科三年级开设的专业任选课。该课程的开设使学生不仅具有通信技术、通信系统和通信网等专业方面的知识，又有助于学生了解本专业的发展现状和趋势，并掌握解决相关专业工程技术问题的技能。从而培养出能在通信领域中从事研究、设计、制造、运营以及在国民经济各部门和国防工业中从事开发、应用通信技术与设备的卓越工程技术人才。① 　　1 电子设计自动化中的时序分析 　　在基于可编程逻辑器件的系统设计开发过程中，经常会遇到虽然理论分析和算法仿真都正确，但下板测试结果不正确的情况；或者同一个FPGA烧写程序在同一个板卡上时好时坏；以及同一个FPGA烧写程序在不同批板卡上表现不一致的情况。这些问题往往是时序设计中出现了错误，或者存在时序隐患，由于系统亚稳态的产生所致。②一般来说，触发器的建立时间Tsu（时钟沿到来之前，数据必须稳定的最短时间）或保持时间Th（时钟沿到来之后，数据必须稳定的最短时间）不满足，就会发生亚稳态。 　　亚稳态的主要危害是破坏系统的稳定性，导致逻辑误判，严重时甚至导致系统崩溃。在EDA设计中通常体现在存在一些关键路径设计不合理的情况导致所做设计不满足信号建立时间和保持时间的需要，或者设计阈量不够导致系统工作中时好时坏。对于低速设计，基本上不用考虑这些特性，但随着高速时代的到来，由于信号传输和时钟本身所造成的时序问题的现象越来越普遍，因此有必要关注高速信号处理中的时序特征分析。③综上所述，时序分析在EDA设计中扮演重要的作用，有必要在卓越工程师课程设置中增加时序分析这一讲授环节，并通过设计实验，提高学生的工程实践能力。 　　2 时序分析课程设置 　　如前所述，时序分析是可编程逻辑器件课程中的高级设计方法。一般在普通班授课中不涉及这部分内容。但在卓越计划课程设置中，由于学生在之前的培养中具有了一定的工程实践能力。因此，考虑将这部分内容引入，以进一步提高学生独立解决可编程逻辑器件设计中时序问题的能力。在时序分析的课程设置中主要包括四个部分，分别为：时序基础，时序优化，时序约束，跨时钟域设计。 　　其中时序基础主要讲授时序分析的基础知识。阐述建立时间、保持时间等知识，并建立时序分析模型，④这部分主要采用图形教学法，通过建立时序图给出形象的时序分析过程，并分别针对异步电路和同步电路进行时序分析，以及考虑外部数据接口、外部走线的延时特性后的时序分析。给出一般的时序设计原则，如在EDA设计中应尽量用同步设计，如需采用异步设计，则需要结合时序电路特征进行整体优化。 　　在时序优化部分，主要讲授如何提高整个电路的时序性能。首先，讲授EDA开发软件中的优化选项设置，软件的优化方法可以在简单电路中自动提高时序性能。而在功能复杂的情况下，则需要指导学生针对一些关键路径进行手动优化，讲授这种优化方法的设计原则，并给出一些具体的优化方法。如采用将大的组合逻辑分割打断为小的时序逻辑，更（下转第185页）（上接第151页）改循环嵌套设计，增加接口寄存器等方法。 　　在时序约束部分，主要讲授EDA设计中时序约束的几种典型方法。首先介绍时序约束在EDA设计中的作用，然后指导学生通过简单示例掌握如何通过EDA软件设置各类约束。并引导学生理解好的时序约束应该是“引导型”的，而不应该是“强制型”的。这就需要学生深刻理解EDA设计原则及编译器行为，对每一条时序路径都做到心中有数，尽可能从初始设计时就避免长组合逻辑等问题的出现。 　　在EDA设计中，将整体的多时钟设计分割成多个单个独立时钟的功能模块和负责模块间同步的同步模块，这样非常利于后端的时序分析，程序结构也更加清晰，⑤但由此也导致跨时钟域问题，如果处理不当，会导致严重的逻辑错误。如从低时钟域输出信号输入高时钟域模块，则面临被重复采样的问题。同样的，从高时钟域输出信号到低时钟域，则面临采样丢失的问题。因此这部分讲授同样建立在充分的实例教学上，通过不同的图形示意和实例分析，让同学们掌握跨时钟域设计的必要性。然后启发同学设计跨时钟域的信号处理方法。 　　3 时序分析实验设置