第02 8086体系结构与80x86cpu.pptVIP

2、最大模式系统配置 与最小模式系统相比较，主要区别是最大模式系统中增设了一个总线控制器8288和一个总线仲裁器8289。8086CPU输出的状态信号S2～S0同时送给8288和8289，由8288输出8086CPU系统所需要的控制信号，而8289总线仲裁器对系统中多个处理器提出共享总线资源的要求作出裁决。因此，8086的最大模式系统由于8288和8289的存在，可以构成一个多处理器系统。 最大模式系统 2.3 8086CPU内部时序 1、时序基本概念 时钟周期或状态周期：8086CPU内部的逻辑操作以及与外部存储器和I/O交换数据进行的总线操作全部由CPU的时钟来定时的。CPU的基本定时单位称为时钟周期或者状态周期。假设8086的主频为10MHz，一个时钟周期为100ns。 总线周期：CPU为了读取指令或传送数据，需要通过总线接口部件BIU与存储器或I/O接口进行信息交互，执行对总线的操作。进行一次数据传送的总线操作定义为一个总线周期。 指令周期：完成一条指令所需要的时间，是由一个或多个总线周期组成。 典型总线周期示意图 2、典型时序图 读总线周期示意图（最小模式） 读总线周期示意图（最大模式） 2.4 80x86典型微处理器介绍 一、80486微处理机 80486微处理机是在80386微处理机的基础上改进并发展起来的32位机。内部寄存器和数据总线宽度都是32位，地址总线也是32位，使得可寻址的内存空间达到4GB。虚拟内存空间达到64TB。80486CPU将浮点运算部件（FPU）、8KB高速缓冲（Cache）存储器等集成在一块芯片内。 80486微处理机采用了一些新技术，如：RISC---Reduced Instruction Set Computer（精减指令集计算机）技术、突发式总线技术等，使微处理机的性能大大提高。 1、 80486内部结构框图 80486内部功能结构框图 2、80486微处理机的特点 增强型 80487协处理器 存储器管理部件MMU （Memory Menagement Unit） 8KB数据和指令Cache 采用RISC技术 内部数据总线宽度为64位 3、80486微处理机的寄存器 80486CPU的寄存器可分为四类 基本结构寄存器 系统级寄存器 浮点寄存器 调试和测试寄存器 二、 Pentium系列微处理机 1、 Pentium系列微处理机特点 Pentium微处理机内部采用超标量双流水线结构，每条流水线包含5个步级。（u流水线和v流水线 ) 浮点部件拥有专用的加法和乘/除法单元使得复杂而精确的运算速度大大提高 在指令预处理中增加了分支预测逻辑，使分支指令不停顿流水线的执行。 Pentium内部采用2个彼此独立的8KB代码高速缓存和8KB数据高速缓存 Pentium内部数据总线为32位，CPU和内存进行数据交换的外部数据总线为64位 。 对存储器的管理也采用分段和分页。 2、Pentium 结构框图 3、 Pentium系列微处理机 （4） RD# (Read) 读信号， 三态输出，低电平有效，表示当前CPU正在读存储器或I／O端口。 （5） WR# (Write) 写信号，三态输出，低电平有效，表示当前CPU正在写存储器或I／O端口。 （6）M／IO# (Memory／IO ) 存储器或I／O端口访问信号。三态输出，M／IO#为高电平时，表示当前CPU正在访问存储器，M／IO# 为低电平时，表示当前CPU正在访问I／O端口。 （7）READY 准备就绪信号。由外部输入，高电平有效，表示CPU访问的存储器或I／O端口己准备好传送数据。当READY无效时，要求CPU插入一个或多个等待周期Tw，直到READY信号有效为止。 （8）INTR( Interrupt Request) 中断请求信号，由外部输入，电平触发，高电平有效。INTR有效时，表示外部设备向CPU发出中断请求，CPU在每条指令的最后一个时钟周期对INTR进行测试，一旦测试到有中断请求，并且当中断允许标志IF＝1时，则暂停执行下条指令转入中断响应周期。 （9）INTA# (Interrupt Acknowledge) 中断响应信号。向外部输出，低电平有效，表示CPU响应了外部发来的INTR信号。 （10） NMI( Non—Maskable Interrupt Request) 不可屏蔽中断请求信号。由外部输入，边沿触