用verilog写的正弦波发生器（A sine wave generator written in Verilog）.docVIP

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2018-06-24 发布于江西
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用verilog写的正弦波发生器（A sine wave generator written in Verilog）.doc

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用verilog写的正弦波发生器（A sine wave generator written in Verilog）.doc

用verilog写的正弦波发生器（A sine wave generator written in Verilog） sin (clk, rst _ module, clock _ 1 cd _ div _ 1 sin _ data). input clk. input is _ n. output: 0) sin _ (9). output: 0] addr [9 _ _ div 1. / / output [9: 0] addr _ div. the output clock _ 1. wire clock. wire (9: 0] addr _ div. wire (9)): 0. wire [9, 0) line. / / / / / / / / [7: 0] - wire. / / / / / / / / [9] have zero wire _ temp. u1 (div. .clk (clk). .rst _ (rst _ (n). .clock _ (clock _ (1). .clock (clock) ); - u2 ( .clock (clock). .rst _ (rst _ (n). .addr _ div _ 1 (cd _ _ div 1) .addr _ div (line) ); (sinwave u3 .clock (clock). .address (line) .q (sin _ data) ); endmodule d, clk, rst _ module, clock, clock _ (1); input clk. input is _ n. output clock. the output clock _ 1. reg [9] count: 0. reg [9] count: 0 _ temp. always @ (posedge clk or negedge is _ (n). begin if (! is _ (n). begin = 10 (para. count _ temp = 0. end else if (count = = - d24) begin = 10 (para. count _ temp = ~ count _ temp. end else begin count = count + 10 d1. end end wire clock, clock _ 1. assign clock = count _ temp. assign clock _ 1 = count _ temp. endmodule the counter module, clock, is _, addr _ div, addr _ div _ (1); input clock. input is _ n. output: 0] addr [9 _ div. output: 0] addr [9 _ _ div 1. reg (9 0) cnt. [9] the cnt reg: _ temp. always @ (posedge clock or negedge is _ (n). if (! is _ (n). = 10 (cnt). else if (a = = 1 d1023 cnt cnt = 10 (). else cnt, cnt + 10 = d1. always @ (posedge clock or negedge is _ (n). if (! is _ (n). cnt _ temp = 10 p; else if (cnt = 10 d1023) cnt _ temp = 10 p; else _ temp = cnt cnt. wire (9: 0] addr _ div, div 1 cd _ _. d = cd _% cnt _ temp. _ (= 1% _ addr cnt _ temp. endmodule / / / / / / / / / / / / / / 正弦波形数据, 做rom用 width = 10. depth = 1024. _ radix = one). data _ radix = one. happy. 0: 511. 1: 514. 2: 517. 3: 520. 4. 524. 5: 527. 6: 19; 7: 533. 8: 13. 9: 539. 10: 542. 11: 14. 12: 549. 13: 552. 14 ; 15: 558. 16: 561. 17: 1. 18: 567. 19: 570. 20: 1. 21: 577. 22: 580. 23: 583. 24); 25: 589. 26,