第六节 VHDL的基本描述语句.pptVIP

例如：assert（a=255）report “a at edge” severity warning; --警告a在边缘，可继续 assert（a255）report “a out of edge” severity error; --报告a溢出，停止仿真 6.1.12 REPORT语句 REPORT语句不增加任何语言功能。只是提供某种形式的顺序断言语句的短格式。 REPORT语句的书写格式为： [REPORT 输出信息] [SEVERITY 级别] 【例】 七段译码器 … IF (indata=“1001”) THEN Report “Error data.”; ELSE … 6.2 VHDL并行语句 结构体中的并行语句主要有七种： 1、并行信号赋值语句（Concurrent Signal Assignments）。 2、进程语句(Process Statements)。 3、块语句(Block Statements)。 4、条件信号赋值语句(Selected Signal Assignments)。 5、元件例化语句(Component Instantiations)，其中包括类属配置语句。 6、生成语句(Generate Statements)。 7、并行过程调用语句(Concurrent Procedure Calls)。 ARCHITECTURE 结构体名 OF 实体名 IS 说明语句 BEGIN 并行语句 END ARCHITECTURE 结构体名 6.2.1 并行信号赋值语句 1. 简单信号赋值语句 赋值目标 ?= 表达式 以下结构体中的五条信号赋值语句的执行是并行发生的。 ARCHITECTURE curt OF bc1 IS SIGNAL s1, e, f, g, h : STD_LOGIC ; BEGIN output1 = a AND b ; output2 = c + d ; g = e OR f ; h = e XOR f ; s1 = g ; END ARCHITECTURE curt； 6.2 VHDL并行语句 2. 条件信号赋值语句 赋值目标 = 表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE ... 表达式 ； 6.2.1 并行信号赋值语句 6.2 VHDL并行语句 逻辑电路图 【例】 ENTITY mux IS PORT ( a,b,c : IN BIT ; p1,p2 : IN BIT ; z : OUT BIT ); END; ARCHITECTURE behv OF mux IS BEGIN z = a WHEN p1 = 1 ELSE b WHEN p2 = 1 ELSE c ; END; 3. 选择信号赋值语句 WITH 选择表达式 SELECT 赋值目标信号 =表达式 WHEN 选择值 表达式 WHEN 选择值 ... 表达式 WHEN 选择值； 6.2.1 并行信号赋值语句 6.2 VHDL并行语句 【例】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY decoder IS PORT ( a， b， c : IN STD_LOGIC; data1，data2 : IN STD_LOGIC; dataout : OUT STD_LOGIC ); END decoder; ARCHITECTURE concunt OF decoder IS SIGNAL instruction : STD_LOGIC_VECTOR(2 DOWNTO 0) ； BEGIN instruction = c b a ; WITH instruction SELECT dataout =