第7章 常见工程问题.ppt

在EDA设计中将会有许多实际工程问题需要考虑，主要有： 触发器的建立时间和保持时间； 局部组合逻辑竞争和冒险； EDA设计中的同步电路、时钟问题； 面积与速度之间的关系； 低功耗设计原则； 数字系统设计中的可编程器件的选择方案等。 1）建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器。 2）保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间， 如果保持时间不够，数据同样不能被打入触发器。? (1)毛刺的产生： 由于CPLD内部通过连线和逻辑单元时，都有一定的延时；信号的高低电平转换也需要一定的过渡时间。故 在信号变化的瞬间，往往会出现一些不正确的尖峰信号，这些尖峰信号称为“毛刺”。如果一个组合逻辑电路中有“毛刺”出现，就说明该电路存在“冒险”，就有可能出现错误的逻辑运算结果。 (2)毛刺消除: 消除毛刺信号是FPGA设计中的一个重要问题。毛刺问题在电路连线上是找不出原因的，只能从逻辑设计上采取措施加以解决。 所谓同步电路，是指时序电路共享同一个时钟CLK，所有操作都是在严格的时钟控制下完成的。而所有的状态变化都发生在时钟的上升沿(或下降沿)。 一般利用同步电路来产生清除和置位信号。在用硬件描述语言的设计中可以用如下的方式来描述： 同步清零源程序代码如下： process begin wait until clk’event and clk=1; if rst=1 then 　　　 count=(others=0); else 　　　 count=count+1; end if; end process; 在设计PLD时通常采用几种时钟类型。时钟可分为如下四种类型：全局时钟、门控时钟、多级逻辑时钟。 PLD/FPGA都具有专门的全局时钟引脚，它直接连到器件中的每一个寄存器。这种全局时钟提供器件中最短的时钟到输出的延时。 PLD/FPGA都具有专门的全局时钟引脚，它直接连到器件中的每一个寄存器。这种全局时钟提供器件中最短的时钟到输出的延时。 应尽量在设计项目中采用全局时钟。 “面积”指的是一个设计消耗CPLD/FPGA 的逻辑资源的数量。 “速度”指设计在芯片上稳定运行，所能够达到的最高频率，由设计的时序状况决定。 面积（area）和速度（speed）这两个指标贯穿着CPLD/FPGA设计的始终，是设计质量的评价的终极标准。 设计目标：在满足设计时序要求（包含对设计频率的要求）的前提下，占用最小的芯片面积；或者在所规定的面积下，使设计时序频率更高。 1）可编程芯片的功耗包括静态功耗和动态功耗两部分。 静态功耗：主要是可编程芯片在非激活状态下由漏电流引起的。 动态功耗：主要是由于可编程芯片在激活状态下由芯片内部节点或输入、输出引脚上的电平转换引起的。 2）可编程器件的功耗主要由以下因素决定： 芯片的供电电压、器件的结构、资源的利用率（互连线、逻辑单元和I/O单元使用的数量）、时钟频率、信号翻转速率、输出引脚的数量以及输出驱动负载的大小等。 3）集成设计中功耗优化基本可以概括为两种思路： 一种是降低电源电压。 另一种是利用数字集成电路常用的低功耗设计原理，在电路设计过程中，通过减小节点的电平转换次数和节点的负载电容之积，即减少节点的有效转换电容来达到减小功耗的目的。 例如： 在行为级设计上选择合适的算法（优化操作和编码）； 在结构级上选择合适的结构和划分（优化结构）； 在门级上选择合适的逻辑结构（优化逻辑）； 允许时输入/输出引脚尽可能避免接上拉或下拉电阻（优化I/O ）。 1) 从系统设计角度的目标器件选择原则: 主流芯片原则: 器件的价格往往并不是完全和器件的容量、速度成比例关系，而是和该器件是否是目前的主流推广器件有关。 多片系统原则: 如果系统的局部适用于CPLD，另一局部适用于FPGA，则完全可采用多器件的复合系统结构，既