三全局时间约束全局时间约束内容在这个中.DOC

实验三：全局时间约束实验 全局时间约束实验 实验内容 在这个实验中，你将使用全局时钟约束来提高一个已经存在的工程系统的时钟频率。你也可以用Post-Map静态时间报告，Post-Place Route静态时间报告来分析设计的性能。 实验目的 完成这个实验后，你将学会： 使用Xilinx约束编辑器来输入全局时间约束。 回顾Post-Map静态时间报告，修正时间约束是否符合实际 使用Post-Place and Route 静态时间报告来绝对对于每一个时间约束的最长的约束路径。 参考文件 以下文件块对于完成这个实验可以提供参考，可以从Xilinx网站上下载。 PicoBlaze User Guide Spartan-3E Data Sheet Digilent Spartan-3E Board Data Sheet Platform Flash In-System Programmable Configuration PROMs data sheet 设计描述 在这个实验中，你可以用一些外围设备来完成一个内含的处理机系统。从硬件的角度来看，许多的系统可以提供给你。你可以阅读一些系统的硬件描述，就可以更好的理解了。 Figure 3-1. PicoBlaze 系统 实验的主要任务是用PicoBlaze写一个软件完成一个循环的测试。一个循环的测试是指，在这个测试中，一个信号发送到一个装置。然后由同一个装置反射回来。信号是否能返回就可以检验出这个装置是否能正常工作。 第一个循环测试的启动由LED设定。手制开关，通过眼睛接收信息观察系统是否已经完成了循环。第二次的循环测试是通过RS232串行接口，计算机通过串行口的转换，同时用串行口来接收返回的信号。 如Figure 1所示，系统有多个输入。时钟端，复位端，8位的转换输入端和一个串口的接收输入端。来源于目标板上的RS232连接器的串口接收输入端信号在到达FPGA装置前将通过一个高电平的转化器。 clk 时钟信号 晶振50 MHz rst 复位信号 rs232_rx 串口接收输入端 switches[7:0] 8-位转换输入端 在Figure 1中也显示了所以的输出端。一个8位的LED输出和一个串口转换输出。串口转化输出来源于FPGA，通过一个高电平的转换器到达目标板上的RS232接收器 rs232_tx 串口转换输出 leds[7:0] 8位的LED输出 你必须通过这些源文件成功地执行这个系统，然后开发一个小的软化代码。软件的开发可以分成三部分。你的最终的软件部分完成需要传送一个很短的复位信号后，同时完成两次循环功能。 Echo switch settings on LEDs Echo serially received data over an RS232 interface 当你成功地完成本次实验后，你将学会怎样使用PicoBlaze执行一个内含处理机的系统。 时间报告信息 对于一个时间报告的解析 时间报告的细节将告诉你时间约束失败，路径是否可行。 当你打开一个时间报告时，时间分析器将自动生成时间报告。 时间分析器GUI包括三个窗口(Figure 3-2).你可以使用左边的各级浏览，快速阅读时间报告。 Path Detail窗口右下方角落。Path Detail窗口包含了时间报告目前的文本。 顶部的窗口显示了时间报告的各个部分。 Hierarchical Browser Constraints Listed Data Sheet Report Path Detail Window Figure 3-2. 时间分析器 GUI 详细的路径分析(Figure 3-3)包含一些延时路径的信息，包括以下内容： Slack—约束与实际路径长度的区别（Slack不成立则表明路径不能满足约束） 路径的起源和目的地。 增加的延时路径的列表（缩写与data sheet上的信息相同） 在延迟路径中的每一个网路的Fanout 在路径上的总延时。 在逻辑和路径中的衰减百分比———这将提供一些你的延时路径是否弄错的观点 The constraint, number of paths analyzed, and number of errors Longest path (least slack)— summary of path delay information Detailed path description Total delay (split into logic and routing) 过程 在这个实验中，你将会创建一个简单的内核系统，输入位置和全局时间约束。 这个实验由三个步骤组成：打开工程，输