第6章 实用状态机的设计技术.ppt

第6章 实用状态机设计技术 6.1 Verilog状态机的一般形式 6.1 Verilog状态机的一般形式 6.1 Verilog状态机的一般形式 6.1 Verilog状态机的一般形式 6.1 Verilog状态机的一般形式 6.1 Verilog状态机的一般形式 6.2 Moore型状态机设计 6.2 Moore型状态机设计 6.2 Moore型状态机设计 6.2 Moore型状态机设计 6.2 Moore型状态机设计 6.2 Moore型状态机设计 6.3 Mealy型状态机设计 6.3 Mealy型状态机设计 6.3 Mealy型状态机设计 6.3 Mealy型状态机设计 6.3 Mealy型状态机设计 6.3 Mealy型状态机设计 6.4 不同编码类型的状态机 6.4 不同编码类型的状态机 6.4 不同编码类型的状态机 6.4 不同编码类型的状态机 6.4 不同编码类型的状态机 6.4 不同编码类型的状态机 6.4 不同编码类型的状态机 6.4 不同编码类型的状态机 6.4 不同编码类型的状态机 6.4 不同编码类型的状态机 6.4 不同编码类型的状态机 6.5 状态机容错技术 6.5 状态机容错技术 6.6 硬件数字技术排除毛刺 6.6 硬件数字技术排除毛刺 6.6 硬件数字技术排除毛刺 6.6 硬件数字技术排除毛刺 6.6 硬件数字技术排除毛刺 习 题 实训项目 实训项目 实训项目 实训项目 实训项目 实训项目 6.4.6 状态编码设置 1. 用户自定义方式 2. 用属性定义语句设置 2. 用属性定义语句设置 3. 直接设置方法 6.5.1 状态导引法 6.5.2 状态编码监测法 6.5.3 借助EDA工具自动生成安全状态机 6.6.1 延时方式去毛刺 6.6.1 延时方式去毛刺 6.6.2 逻辑方式去毛刺 6.6.2 逻辑方式去毛刺 6.6.3 定时方式去毛刺 6-1 6-1 序列检测器设计 6-3 五功能智能逻辑笔设计 * * 6.1.1 状态机的特点与优势 （1）高效的顺序控制模型。 （2）容易利用现成的EDA工具进行优化设计。 （3）系统性能稳定。 （4）设计实现效率高。 （5）高速性能。 （6）高可靠性能。 6.1.2 Verilog状态机的一般结构 信号输出方式 Mealy型 Moore型 描述结构上 单过程 多过程 表达方式上 符号化 确定状态编码 编码方式上 顺序编码 一位热码编码或其他编码 6.1.2 Verilog状态机的一般结构 1. 说明部分 2. 主控时序过程 6.1.2 Verilog状态机的一般结构 3. 主控组合过程 6.1.2 Verilog状态机的一般结构 4. 辅助过程 6.1.2 Verilog状态机的一般结构 4. 辅助过程 6.1.3 初始控制与表述 （1）打开“状态机萃取”开关。 （2）关于参数定义表述。 （3）状态变量定义表述。 6.2.1 多过程结构型状态机 6.2.1 多过程结构型状态机 6.2.1 多过程结构型状态机 6.2.2 序列检测器及其状态机设计 6.2.2 序列检测器及其状态机设计 6.4.1 直接输出型编码 6.4.1 直接输出型编码 6.4.1 直接输出型编码 6.4.1 直接输出型编码 6.4.2 用宏定义语句定义状态编码 6.4.2 用宏定义语句定义状态编码 6.4.3 宏定义命令语句 6.4.4 顺序编码 6.4.5 一位热码编码 *