EDA技术及Verilog设计第12章.pptVIP

12.1 语法结构的扩展与增强 在Verilog-1995中，书写敏感信号列表时，用“or”来连接敏感信号，如： always @(a or b or cin) {cout,sum}=a+b+cin; always @(posedge clk or negedge clr) if (!clr) q=0; else q=d; 在Verilog-2001中可用逗号分隔敏感信号 always @(a, b, cin) {cout,sum}=a+b+cin; always @(posedge clock, negedge clr) if (!clr) q=0; else q=d; 习 题 在显示系统任务中，增加了“%l or %L”、“%u or %U”、“%z or %Z”格式控制符。 无格式4值数据 %u或%U 无格式2值数据 %z或%Z 显示库的相关信息 %l或%L 说明 格式控制符 格式控制符 integer mcd=$fopen(file_name); | integer fd=$fopen(file_name, type); $fclose(mcd); |