第5章--同步时序逻辑电路.ppt

K J CP Q K J CP Q y2 y1 K J CP Q y3 y1 1 1 CP 作业 5.1 5.2 5.3 5.4 5.7 5.9 5.11 5.12 74LS283 74LS283 ≥1 ‘0’ A3A2A1A0 B3B2B1B0 S3 S2 S1 S0 S3 S2 S1 S0 A3A2A1A0 B3B2B1B0 ‘0’ C0 C4 ‘0’ C0 DC 十进制加法器 抢答电路 Moore型电路： S0/0 S1/0 S2/0 S3/1 0 1 1 1 0 0 1 0 例3、设计一个Mealy型检测串行输入8421码的电路，输入顺序是先低位后高位，当出现非法数字时，电路输出1。非法数字为：1010，1011，1100，1101，1110，1111。 A B 0 0 1 0 x—输入，用于接收8421码 Z—输出，用于指示是否出现了非法数字。 C D 0 0 1 0 E F 0 0 1 0 G H 0 0 1 0 I J 0 0 1 0 K L 0 0 1 0 M N 0 0 1 0 P 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 1 二、状态化简 状态化简：采用某种化简技术从原始状态表中消去多余状态，得到一个既能正确描述给定的逻辑功能，又能使所包含的状态数目达到最少的状态表。 依据：等效状态和等效类。 1、等效状态：假设状态 Si 和 Sj 是完全确定状态表中的两个状态，如果对于所有可能的输入序列，分别从 Si 和Sj 出发，所得到的输出响应序列完全相同，则状态Si 、Sj等效，记作（Si ， Sj ），或称 Si 和 Sj 是等效对。 当输入信号组合很多的时候，检查所有输入序列是不可能的。 一）等效状态和等效类 判断方法： 满足两个条件： ①输出相同； ②次态属于下列情况之一： a、次态相同； b、次态交错或为各自的现态； c、次态循环或为等效对。 次态交错：指在某种输入取值下，Si 的次态为 Sj， Sj 的次态为Si ； 次态为各自的现态： Si 的次态为 Si， Sj 的次态为 Sj 。 次态循环：例如， 某种输入下，S1和S2的次态是S3和S4 ， 而S3和S4 的次态是S1 和S2 。 次态为等效对： Si和Sj的次态已被确认为等效状态。 性质：等效状态具有传递性。 如： S1 和S2等效，S2和S3等效，那么S1 和S3等效。 2、等效类：由若干彼此等效的状态构成的集合。 如： S1 和S2等效，S2和S3等效，那么S1 、 S2 、 S3属于同一个等效类，记为： （ S1 ， S2），（ S2， S3） {S1 ， S2 ， S3} 等效类可以是多个状态也可以是一个状态。 3、最大等效类：不被其他任何等效类所包含的等效类。即不是任何其他等效类的子集。 最大指的是独立性，不是状态的数目最多。 状态化简就是找出表中所有的最大等效类。 方法：观察法、输出分类法、隐含表法等。 二）利用隐含表法进行状态化简 步骤： 作隐含表 等腰直角三角形，横向和纵向的网格数均为原始状态数减1。 表中每个方格代表一个状态对。 标注：从左至右为第一个到倒数第二个状态； 从上到下为第二个到最后一个状态。 找等效对 顺序比较：从上到下、从左至右对每个状态对逐一进行比较， 明确等效的在相应方格内画“√”，确定不等效的画“×”，无法确 定的进行下一轮比较。 关联比较：比较无法确定的状态对。首先，检查其次态是否等 效。只要任何一个次态对不等效，则该状态对不等效，对应方格 内增加“/”；如果次态对全部等效，则该状态对等效。 求最大等效类 找出所有等效对之后，利用等效的传递性，求最大等效类。。 注意： ①各最大等效类间不应出现相同的状态。 ②所有的状态必须被最大等效类覆盖。 作出最简状态表 根据求出的最大等效类，将每个最大等效类中的全部状态合并 为一个状态，即可得到和原始状态表等价的最简状态表。 例1、化简原始状态表。 CF × × BE × × × × CF AE × × × × √ × × × CD DE × × × A B C D E F B C D E F G A B C D E F B C D E F