应用QuartusII完成基本时序电路设计(1).docxVIP

下载本文档

28
0
约1.1千字
约 8页
2018-07-15 发布于未知
举报
版权申诉

应用QuartusII完成基本时序电路设计(1).docx

1、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。。
2、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
7、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

应用QuartusII完成基本时序电路的设计【实验目的】熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。【实验内容1】根据课本实验4-1的步骤和要求，设计含异步清零和同步加载与时钟使能的计数器(使用例3-20)，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。【例3-20】 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT (CLK,RST,EN,LOAD : IN STD_LOGIC; DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10;ARCHITECTURE behav OF CNT10 ISBEGIN PROCESS(CLK, RST, EN,LOAD) VARIABLE Q : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = ‘1’ THEN Q:= (OTHERS =‘0’) ; --计数器异步复位 ELSIF CLK‘EVENT AND CLK=‘1’ THEN --检测时钟上升沿IF EN = ‘1’ THEN --检测是否允许计数（同步使能） IF LOAD = ‘0 THEN Q:= DATA;ELSE --由LOAD=‘0装载新数据 IF CQI 9 THEN Q:= Q + 1; --允许计数,检测是否小于9 ELSE Q:= (OTHERS =‘0’); --大于9，计数值清零 END IF; END IF;END IF; END IF; IF Q = “1001” THEN COUT = 1; --计数大于9，输出进位信号 ELSE COUT = 0;END IF DOUT = Q; --将计数值向端口输出END PROCESS;END behav; 第一步，新建工程文件夹写入程序：参数的设定：运行程序：时序仿真设置：时序仿真结束。