数字钟(VHDL输入).docVIP

EDA技术与应用课程设计报告题 目： 基于VHDL文本输入法数字钟的设计 系 别： 物理与机电工程系 专 业： 07电子信息工程 学 号 20070662135 姓 名： 林烟泉 指导老师： 孙 怀 东 目录一、设计目的…………………………………………………..………….3二、设计要求………………………………………………………………3三、数字钟的系统框图………………………………………….. ……………3四、数字钟底层模块的设计……………………………………………..……4五、设计总体电路图…………………………………………………..……..10六、设计处理……………………………………………………………….10七、引脚锁定………………………………………………………………..10八、设计心得……………………………………………………………………………………11基于文本输入法数字钟的设计 设计目的（1）熟悉和掌握计数器、分频器的原理和设计方法（2）掌握动态译码显示的工作原理二、设计要求1、基本要求： （1）设计一个二十四小时进制的数字时钟 （2）用板上数码管显示时、分、秒，要求显示格式为小时—分—秒 （3）利用板上按键调整时钟，通过两个按键分别进行时校时和分校时 （4）数字钟可清零可保持 2、提高要求 （1）能利用蜂鸣器实现整点报时，从59分51秒开始，一秒一次，四低一高，最后一声高音结束 （2）具有闹铃功能，能在二十四小时内设闹铃时间，当时间到时，响铃一分 （3）具有十二小时模式和二十四小时模式显示切换的功能三、系统框数码管译码显示接口24进制60进制60进制时校时分校时秒秒冲四、底层模块的设计 （1）时基产生电路 采用555定时器与ＲＣ组成的多谐振荡器．输出的脉冲周期为Ｔ=(Ｒ1＋Ｒ2)C1Ln2其中Ｒ1＝Ｒ2＝１０Ｋ，C1=C2＝0.01μF.得到准确的秒脉冲． 振荡电路 （2）校时模块：基本功能是实现对时间的调整，分校时是对分计数进行调整，时校时是对时计数进行调整。 其文本如下： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX2_1 ISPORT (CI,CLK,K:IN STD_LOGIC; Y:OUT STD_LOGIC);END MUX2_1;ARCHITECTURE a OF MUX2_1 IS BEGIN Y=CLK WHEN K=0 ELSE CI;END a; 当K为低电平时，输出为秒脉冲CLK；当K为高电平时，输出为校时脉冲CI，电路开始校时。校时模块生成的器件如图所示。 （3）计数器 1）60进制计数器 60进制计数器的VHDL文本如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNT60 ISPORT (CLR,CLK,EN:IN STD_LOGIC; QL,QH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); CO:OUT STD_LOGIC);END COUNT60;ARCHITECTURE a OF COUNT60 ISBEGIN P1:PROCESS(CLR,EN,CLK) BEGIN IF CLR=0 THEN QL=0000; ELSIF CLKEVENT AND CLK=1 THEN IF EN=1 THEN IF QL=9 THEN QL=0000; ELSE QL=QL+1; END IF; END IF; END IF;END PROCESS P1;P2:PROCESS(CLR,CLK,EN) BEGIN IF CLR=0 THEN QH=0000; ELSIF CLKEVENT AND CLK=1