第11讲 触发器跟时序逻辑电路.pptVIP

第11章 触发器和时序逻辑电路 11.2.1 数码寄存器 11.2.2　移位寄存器 11.3 计数器 一、二进制计数器 1．二进制异步计数器 （1）二进制异步加法计数器（4位） 用“观察法”作出该电路的时序波形图和状态图。 由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也可作为分频器。 （2）二进制异步减法计数器 用4个上升沿触发的D触发器组成的4位异步二进制减法计数器。 二进制异步减法计数器的时序波形图和状态图。 在异步计数器中，高位触发器的状态翻转必须在相邻触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现，所以工作速度较低。为了提高计数速度，可采用同步计数器。 典型封装 2. 主从JK触发器 虽然主从RS触发器克服了同步RS触发器在CLK=1期间的输出状态不断随输入变化而变化，但仍然存在约束条件。为了使触发器输入数据不受约束，则将主从RS触发器的输出端反馈到输入端，构成了主从JK触发器。 电路 逻辑符号 1 1 0 主触发器的状态随JK变化 0 0 1 1． 主从JK触发器的工作原理 ① J=K=0 0 0 1 1 保持原态： ② J=0，K=1 0 1 1 0 0 0 1 1 1 1 0 1 0 0 0 0 1 保持原态 翻转