数电试题答案 桂林电子科技大学信息科技学院试卷.docVIP

桂 林 电 子 科 技 大 学信 息 科 技 学 院 试 卷 参考答案和评分标准 2006――2007学年第 2 学期 课号 课程名称 数字逻辑A （A卷，闭卷） 适用班级（或年级、专业）（本）全院 一、填空题(每小题2分，共20分) 1、953.37，391.59 2、最小项表达式（标准积之和式），最大项表达式（标准和之积式） 3、短（小），大（高） 4、2n，n 5、n，2n 6、256，100 7、稳，暂稳 8、0110000000 9、0.039 10、与，或 二、单向选择题（每小题2分，共20分） 1、④，2、③，3、③，4、①，5、① 6、③，7、②，8、④，9、④，10、① 三、作图题(每小题5分，共20分)（评分标准：输出波形画错1处扣1分，错3处以上无分） 1、门电路符号和A、B、C输入波形如图3.1所示，根据给定的输入波形画出输出F的波形。 2、由与非门构成的基本RS触发器电路和输入波形如图3.2所示，根据A、B输入波形画出和的输出波形。 3、触发器电路和输入波形如图3.3所示，根据A、B和CP输入波形画出的输出波形。设触发器的初态为0。 4、一位全减器电路的逻辑符号和输入波形如图3.4所示，A是被减数，B是减数，CI是低位来的借位；SO是相减后的差输出，CO是向高位的借位。根据A、B和CI输入波形画出SO和CO的输出波形。 四、分析题(每小题10分，共20分) 分析图4.1所示PLA电路，说明电路功能。 ①写出输出表达式（3分）；； ②由表达式列出电路的真值表（见表4.1所示）（4分） ③说明电路功能（3分） 该电路是1位二进制数比较器。 A、B是二进制数输入； Z1是A＞B输出； Z2是A＜B输出； Z3是A=B输出。 2、分析图4.2所示的电路，写出电路的驱动方程、状态方程，列出状态转换表，画出状态转换图，并说明电路的逻辑功能和特点。 ①驱动方程：（1.5分） J1=1，；，；， 状态方程：（1.5分） ；； ②状态转换表（见表4.3所示）（3分） ③状态转换图（见图4.3所示）（2分） ④说明电路功能（2分）：该电路是同步五进制加法计数器，有自启动特性。 五、设计题(每小题10分，共20分) 1、8线-3线编码器的逻辑符号如图5.1所示，Y0(Y7是8线输入端，C、B、A是3线输出端，其中C输出端的权值最高，依次为B和A。用Verilog HDL编写8线-3线编码器的源程序。（Verilog HDL的关键字见附录） module st5_1(Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7,c,b,a); input Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7; output c,b,a; reg c,b,a; always begin case ({Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7}) : {c,b,a}= 000; : {c,b,a}= 001; : {c,b,a}= 010; : {c,b,a}= 011; : {c,b,a}= 100; : {c,b,a}= 101; : {c,b,a}= 110; : {c,b,a}= 111; default : {c,b,a}= 000; endcase end endmodule 2、用Verilog HDL编写同步十进制加法（异步清除）计数器，其中Q3(Q0（Q3是最高位）是计数器的状态输出端；OC是进位输出端；CLK是时钟输入端，上升沿有效；CRN是异步清除输入端，低电平有效。（Verilog HDL的关键字见附录） module cnt10_ST(CLK,CRN,Q,OC); input CLK,CRN; output[3:0] Q; output OC; reg[3:0] Q; always @(posedge CLK or negedge CRN) begin if (CRN==0) Q = b0000; else begin if (Q 9) Q = Q+1; else Q = 0; end end assign OC = Q[3]Q[0]; endmodule 111 A B C F 图3.1 (1 A B C F 图3.2 B A Q Q G2 G1 B A Q Q 图3.3 Q CP A B CP 1D