秦晓飞系列-EDA技术VHDL版-第13章VHDL语法补充说明.ppt

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 13.8 VHDL并行语句补充说明 13.8.3 并行过程调用语句 13.8 VHDL并行语句补充说明 13.8.3 并行过程调用语句 13.8 VHDL并行语句补充说明 13.8.4 生成语句 生成语句具有一种代码复制作用，可以简化有规则设计结构的逻辑描述。生成语句有两种形式，及循环形式和条件形式： 这两种形式都有四部分组成： （1）生成方式：FOR和IF； （2）说明部分：可包括元件数据类型、子程序、数据对象的局部说明； （3）并行语句：是用来复制的单元，可包括元件、进程语句、块语句、并行过程调用语句、并行信号赋值语句，甚至生成语句（表明生成语句可嵌套，可生成多维阵列结构） （4）标号：非必须。 注意：从软件运行角度看，FOR语句生成过程具有顺序形式，但从最终的生成结果看，生成的设计结构具有并行性质。 13.8 VHDL并行语句补充说明 13.8.4 生成语句 例13-27利用生成语句产生一组