微机原理与接口技术_2章3.ppt

微机原理与接口技术 第二章 8086系统结构 8086CPU内部结构 8086CPU引脚及功能 8086CPU存储器组织 8086CPU系统配置 8086CPU时序 复习 复习 有关概念介绍 主频，外频，倍频系数 T状态 总线周期 指令周期 时序 时序图 CPU是在时钟信号的控制下工作 相邻两个脉冲之间的时间间隔，称为一个时钟周期，又称 T状态（T周期）。 CPU通过总线完成与存储器、I/O端口之间的操作，这些操作统称为总线操作。 执行一个总线操作所需要的时间称为总线周期。 一个基本的总线周期通常包含 4 个T状态， 按时间的先后顺序分别称为T1、T2、T3、T4 执行一条指令所需要的时间称为指令周期。 执行一条指令的时间: 取指令、执行指令、取操作数、存放结果所需时间的总和。 用所需的时钟周期数表示。 为实现某个操作，芯片上的引脚信号在时钟信号的统一控制下，按一定的时间顺序发出有效信号，这个时间顺序就是时序。 描述某一操作过程中，芯片/总线上有关引脚信号随时间发生变化的关系图，即时序图。 学习时序的目的: 加深对指令执行过程及计算机工作原理的了解。 设计接口时，需考虑各引脚信号在时序上的配合。 §2-5 8086CPU时序 ——概述 ——概述 ——系统的复位与启动 ——系统的复位与启动 ——系统的复位与启动 ——最小模式下的总线操作 ——最小模式下的总线操作 ——最小模式下的总线操作 ——最小模式下的总线操作 ——最小模式下的总线操作 ——最小模式下的总线操作 ——最小模式下的总线操作 ——最小模式下的总线操作 ——最小模式下的总线操作 ——最小模式下的总线操作 ——最小模式下的总线操作 ——最小模式下的总线保持 ——最小模式下的总线保持 ——最小模式下的总线保持 复习 课堂小结 谢 谢 ！ T1状态： M/IO信号在T1状态有效，指出CPU是从内存还是从I/O端口读取数据。M/IO信号的有效电平一直保持到总线周期结束的T4状态。 T1状态开始，20位地址信号通过多路复用总线输出，指出要读取的存储器或I/O瑞口的地址。高4位地址从A19/S6~A16/S3地址／状态线送出，低16位从AD15~AD0地址／数据线送出。 ALE引脚上输出一个正脉冲作地址锁存信号。在T1状态结束时，M/IO信号，地址信号均已有效，ALE的下降沿用作锁存器8282的选通信号，使地址锁存。 BHE信号有效，作为奇地址存储体的选体信号，配合地址信号可实现存储单元的寻址，它表示高8位数据线上的数据有效。 系统中若接有数据总线收发器8286时，在T1状态，DT/R端输出低电平，表示本总线周期为读周期，用DT/R去控制8286接收数据。 第二章 8086系统结构 ——8086CPU时序 T2状态： 地址信号消失，A19/S6~A16/S3引脚上输出状态信息S6~ S3，指出当前正在使用的段寄存器及中断允许情况。 低位地址线AD15~AD0进入高阻状态，为读取数据作准备。 BHE/S7变成高电平，输出状态信息S7，S7在设计中未赋于实际意义。 RD信号有效，送到所有的存储器和I/O端口，但只选通地址有效的存储单元和I/O端口，使之能读出数据。 若系统中接有8286，DEN信号在T2状态有效，作为8286的选通信号，使数据通过8286传送。 第二章 8086系统结构 ——8086CPU时序 T3状态： T3状态一开始，CPU采样READY信号，若此信号为低电平表示系统中所连接的存储器或外设工作速度较慢，数据没有准备好，要求CPU在T3和T4状态之间再插入一个TW状态。READY是通过时钟发生器8284传递给CPU的。 当READY信号有效时，CPU读取数据。在DEN＝0、DT/R＝0的控制下，内存单元或I/O端门的数据通过数据收发器8286送到数据总线AD15~AD0上。CPU在T3周期结束时，读取数据。S3S4指出了当前访问哪个段寄存器，若S3S4＝10，表示访问CS段，读取的是指令，CPU将它送入指令队列中等待执行，否则读取的是数据，送入ALU进行运算。 第二章 8086系统结构 ——8086CPU时序 Tw状态： CPU在每个TW状态的前沿对READY信号采样，若为低电平继续插入TW状态。当在TW状态采样到READY信号为高电平时，在当前TW状态执行完，进入T4状态，在最后一个TW状态，数据肯定已出现在数据总线上，此时TW状态的动作与T3状态一样。CPU采样数据线AD15~AD0。 T4状态： CPU在T3与T4状态的交界处采样数据。然后在T4状态的后半周期，数据从数据总线上撤除，各个控制信号和状态信号线进入无效状态，DEN无效，总线收发器不工作，一个读总线周期结束。 第二章 8