第8讲 常用组逻辑功能器件.ppt

数字电子技术基础 第 8 讲 主讲 孙霞 安徽理工大学电气工程系 第四章 常用组合逻辑功能器件 4.1 集成全加器 4.2 编码器 4.3 译码器 4.4 数据分配器与数据选择器 4.5 数字比较器 4.1 集成全加器 全加器(Full adder)除了可用作二进制数的加法运算外，还可应用在其它方面。例如，二进制数的减法运算、乘法运算，BCD码的加法、减法，码组变换，数码比较，奇偶检验以及一些组合电路的设计等方面。 集成全加器就是一块芯片上含有多个独立的全加器。常用的有双全加器、四位全加器等。双全加器国产型号有很多，例如，TTL型的CT54LS183，CMOS型的CC661等等。CT54LS183的外部引脚排列如图4.1.1所示。芯片中的两个全加器可以单独使用，也可以组成2位串行进位加法器。2位串行进位加法器的接线如图4.1.2所示。 4.1.1 多位二进制数加法器 如果要进行多位数相加，例如，有两个4位二进制数A3A2A1A0和B3B2B1B0相加，可以利用两片双全加器或一片4位全加器组成4位串行进位加法器，其原理图如图4.1.3所示。图中，每一位的进位输出CO可作为高一位的进位输入CI，令C-1=0，就可以实现4位二进制数的加法运算。 所谓“串行进位”就是任一位的加法运算，它必须在低一位的加法运算完成之后才能进行。这种方式的优点是电路简单，缺点是速度较慢。 如果要提高运算速度，可以采用“超前进位”加法器。在此加法器中，每一位的进位只由被加数和加数决定，而与低位的进位无关，即各级的进位可以同时产生，故速度提高了。有关超前进位的电路结构，请读者参阅其他教材。超前进位加法器广泛应用于高速数字计算机、数据处理系统和控制系统。 4.1.2 多位二进制数减法器 为简化系统结构，在机器中一般不另外设置减法器，而是利用“加补码”的方法，使加法器实现减法运算。下面先介绍一下此方法的原理，在此基础上再用全加器组成减法器。 ? 1.原码、反码和补码 我们这里的讨论只限于数值码(即不包括符号位)。前面论述的自然二进制码称为原码，二进制正数的原码、反码和补码都相同；二进制负数的反码就是将原码中的各位取反，补码就是反码加1。 2.由加补码完成减法运算 我们知道减去某个数，等于加上这个负数。例如：A-B=A+(-B)。而二进制负数在机器中有三种表示方法：原码、反码和补码。当二进制负数采用补码形式时(在有限位数的条件下)，就可以将减法运算转为加法运算，即A-B=A+(-B)A+B*，式中B*为(-B)的补码。下面通过几个求补码的例子来帮助理解“减某数”就等于“加某数的补码”。 例4.1.1求12的补码。 若某时钟停在10点，现要校准到6点，可以有两种拨法： 一种是倒拨：10点-4点=6点 另一种是顺拨：10点+8点=6点 这两种拨法的结果是相同的，这是因为对时钟来说，加12等于不加，即x+12=x，故10点+8点=6点+12点=6点(12自然消失)。 在时钟的数字系统中，12是最大的数，称为“模”(mod)。(-4)与(+8)对模12互为补数，或称(-4)的12的补码是12+(-4)+8。其它如(-5)与(+7)，(-6)与(+6)等等都是对模12互为补数。互补的两数符号相异(即一正、一负)。 当我们将(-4)的补码(+8)求出后，就可以变10-4为10+8了。上面讨论的是被减数大于减数的情况。当被减数小于减数时，得到的是和数的补码，然后再求补就是结果。例如，要将时钟从6点校准到10点，则有： ①顺拨：6+4=10。 ②倒拨：6-8=-2,然后再求出(-2)的补码(+10)就是结果了。 例4.1.2 求10的补码。 若A、B两地相距1000km，设A处路标(起点)为0，B处路标(终点)为1000。现要计算从A向B前进5km后又退回2km处的路标。 解：有两种计算方法： ①做减法 5-2=3 ②做加法(加补码) 在此3位十进制数字系统中，1000是最大的数，称为模。我们先求出(-2)的10