第6讲微处理器8086总线bus结构和时序.ppt

第6章 8086的总线结构和时序 本章要点 掌握8086CPU的引脚信号的含义。理解两种工作方式下地址总线、数据总线、控制总线，并构成最小方式和最大方式系统。掌握总线周期概念以及系统的读/写时序、中断响应时序等，为后续章节存储器电路设计以及I/O接口电路设计打下良好的基础。 本章问题的引出 第三章我们介绍微处理器的结构时已经说明，微处理器的外部结构表现为数量有限的输入输出引脚，这些引脚构成了微处理器级总线。而微处理器级总线带负载的能力弱，加之部分引脚采用复用引脚，所以在微机系统设计时，不能直接与存储器、I/O接口连接。 本章问题的引出 微处理器必须通过微处理器级总线和其它逻辑电路连接组成主机板系统，形成系统级总线，简称系统总线。存储器和I/O设备通过接口电路连接在系统总线上。本章讨论单总线系统，下图示出了8086为基础的系统中系统总线的典型结构。 本章问题的引出 微处理器级总线和系统级总线之间的接口逻辑电路称为总线控制逻辑。总线控制逻辑中的驱动器和接收器是为了提高总线的驱动电流的能力和承受电容负载的能力。 本章问题的引出 在8086系统中，由于CPU采用分时复用的地址/数据总线，而在执行对存储器读写或对I/O设备输入输出的总线周期中，要求地址信息一直保持有效。因此总线控制逻辑还必须完成对分时复用的地址/数据总线中地址信息的锁存，以实现地址总线和数据总线的分离。 本章问题的引出 若系统中包括中断优先级管理时，总线控制逻辑还应包括中断优先级管理逻辑，以实现系统中断的管理。（系统中断的管理用可编程中断控制器8259芯片实现。这部分内容在后面章介绍） 如果CPU以外的系统部件可以控制系统总线时，那么要求所有的地址总线和数据总线以及大多数控制总线必须能够在逻辑上与CPU或总线控制逻辑有效地脱开。（即总线请求与授予） 本章问题的引出 解决以上问题，必须了解8086CPU的引脚功能。本章主要介绍8086CPU的各引脚功能，在介绍的基础上，引出8086最小方式系统和最大方式系统中系统总线的结构和时序，这是组成微机系统和进行系统硬件开发的基础。 §6.1 8086的微处理器级总线和系统总线 微处理器外部特性表现在其引脚信号上，学习时请特别关注以下几个方面： 6.1.1 8086的两种工作方式 最小方式 构成小规模的应用系统，适合单处理器组成的小系统。 8086直接产生存贮器或I/O读写的读写命令等控制信号。 最大方式 适合用于实现多处理器系统，如接入数值协处理器8087 8086CPU不直接提供用于存贮器或I/O读写的读写命令等控制信号，而是将当前要执行的传送操作类型编码为三个状态位（S2,S1,S0）输出，由外部的总线控制器8288对状态信号进行译码产生相应信号。 8086的两种工作方式（1） 两种方式利用MN/MX引脚区别 两种方式下的内部操作并没有区别 IBM PC/XT采用最大方式 本书以最小方式展开基本原理 8086引脚图 8086引脚功能 引脚构成了微处理器级总线，引脚功能也就是微处理器级总线的功能。 8086CPU的40条引脚中，引脚1和引脚20（GND）为接地端；引脚40(VCC)为电源输入端，采用的电源电压为+5V。引脚19(CLK)为时钟信号输入端。其余36个引脚按其功能来分，地址/数据分时复用总线占用20个引脚，控制总线占16个引脚。 6.1.2 最小方式下的引脚定义 分类学习这40个引脚（总线）信号 数据和地址引脚 读写控制引脚 中断请求和响应引脚 总线请求和响应引脚 其它引脚 数据和地址引脚 AD15 ~ AD0（Address/Data） 地址/数据分时复用引脚，双向、三态 在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期（T1）输出存储器或I/O端口的16位地址A15 ~ A0 其它T状态用于传送16位数据D15 ~ D0 数据和地址引脚（续1） A19/S6 ~ A16/S3（Address/Status） 地址/状态分时复用引脚，输出、三态 这些引脚在访问存储器的第一个时钟周期（T1）输出高4位地址A19 ~ A16 在访问外设的第一个时钟周期（T1）全部输出低电平无效 在总线周期的其它T状态，输出状态信号S6 ~ S3 这些状态中，S6恒等于0，S5指示中断允许标志位IF的状态，S4，S3的组合指示CPU当前正在使用的段寄存器 数据和地址引脚（续2） 读写控制引脚 ALE（Address Latch Enable） 地址锁存允许，输出、三态、高电平有效 ALE引脚高有效时，表示复用引脚：AD7 ~ AD0和A19/S6 ~ A16/S3正在传送地址信息 由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE引脚将地址锁存起来