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一种适用于ASIC的可测性设计标准单元库 　　[摘要] 本文介绍了一种适用于ASIC的可测性设计标准单元库，论述了其设计思想和实现方法。该单元库支持通用的扫描通道可测性设计技术，能较好地适应现有的ASIC设计和EDA环境。使用该单元库，设计人员可以不需要经过严格的可测性设计方面的训练，就能方便地设计出具有可测性设计特征的ASIC电路。 　　[关键词] 可测性设计 扫描通道 标准单元库 宏单元 　　[中图分类号] TN402 [文献标识码] A [文章编号] 1674-2583（2014）04-0032-02 　　 1 引言 　　在ASIC设计中，采用半定制设计方法（例如：标准单元和门阵列设计方法）和采用全定制方法相比，其设计周期和制造周期要短得多，但其测试周期不能缩短。一个新的ASIC产品常常会由于测试周期太长而影响了其进入市场的时间（Time to Market）。解决该问题的一个有效方法是设计一个带有可测性设计特征的标准单元库。该库支持通用的扫描通道可测性设计技术，并提供带有芯片内部自测试（Built-in-self-test）功能的宏单元（Microfunctions）。使用该标准单元库设计的ASIC电路，可以使所设计的电路具有自测试功能，并且不需要改变现行的设计和EDA环境，就可实现ASIC的可测性设计。 　　 2 可测性设计标准单元库的特点 　　为了减少测试周期，可以采用多种可测性设计技术。其中扫描通道技术（Scan-path）和芯片内部自测试技术（Built-in-selftest）被经常采用在ASIC设计中。前者可以增强电路内部连接点的可观察性和可控制性，后者可以有效的减少测试向量生成和测试覆盖率评估的周期。 　　现行的VLSI可测性设计有两种方法。第一种是人工方法，这就要求设计人员具有良好的可测性设计知识和训练，在电路设计时必须遵循一套严格的设计规则。设计完成后，利用一个特有的设计规则检查（DRC）系统对所完成的设计进行检查。第二种方法是利用现在众多的可测性设计自动化软件，根据用户定义的可测性设计规则（DFT rule），对所设计的电路自动完成从一个普通的逻辑电路到一个具有可测性设计功能的电路的转换。 　　但以上两种设计方法都不能很好地适用ASIC电路设计，其原因是：第一种方法缺少灵活性且费时费力，对较大规模的ASIC电路设计不现实。而且我们大多数设计人员都缺乏足够的可测性设计知识和训练。第二种方法则需要购买昂贵的可测性设计软件，这对于众多中小规模的ASIC设计公司来说，需要投入相当的资金，因而是不现实的。 　　这里所介绍的可测性标准单元库，对于那些希望采用可测性设计而又没有可能购买可测性自动化设计软件的中小设计公司来说，无疑是一个最佳的选择。 　　该库具有以下特点： 　　（1）支持通用扫描通道测试技术。该技术比电平敏感扫描设计技术（Level-sensitive scan design）更为灵活。 　　（2）对设计人员掌握测试知识的要求不高，只需经过简单的可测性设计方面的训练，利用单元库所提供的积木式可测性设计单元，就可设计出符合要求的可测性电路。 　　（3）能很好的适应现有的ASIC设计和EDA环境，不需要开发或购买新的可测性设计软件。 　　（4）可以对现有的标准单元库进行适当的设计修改，直接产生具有可测性设计功能的标准单元库。修改设计时需把时序逻辑单元改为扫描测试单元，同时增加宏功能模块（Macrofunction）以实现芯片内部的自测试电路（Built-in self test）。 　　 3 可测性设计标准单元库的设计思想及实现 　　可测性设计标准单元库是由宏单元（Macro cells）和宏功能模块（Macrofunction）组成。与传统的标准单元库相比具有以下不同特点： 　　所有的时序单元，例如：具有时序特征的闩锁器（Latch）、触发器（Flip-flop）、寄存器和计数器等，都有一个扫描通道。因此用它们构成的电路可以实现一个扫描通道的电路设计。 　　增加了宏功能模块，例如：线性反馈移位寄存器（Linearfeedback shift-register）和特征值分析电路（Signature analyzer），利用它们可以方便的构成一个内部自测试电路（BIST circuit）。值得指出的是，实现扫描通道设计所带来的面积成本代价（Hardware overhead），可以在宏功能模块一级设计最佳的单元结构来降低，以此抵消由于可测性设计带来的硬件成本增加问题。 　　利用这些可测性标准单元，设计人员可以方便地设计出带有扫描通道的可测性ASIC电路。 　　通用扫描通道设计技术具有以下四个特点： 　　（1）容纳了两种双稳态电路设计：数据输入选择设计和双端口输