EDA（设计）性实验.docVIP

一、实验目的： 1、熟悉VGA显示器的实现原理。 2、加深对VHDL语言的设计编程和设计语言规则的应用。 3、熟悉集成电路设计的流程，学习使用EDA集成电路设计软件QuartusII 进行模拟综合。 二、实验环境： 在装有工具QuartuaII软件的计算机实现设计。 三、实验原理： VGA显示原理 VGA(Video Graphics Array) 作为一种标准的显示接口得到了广泛的应用。文中基于标准VGA模式来实现。工业标准的VGA 显示模式为:640 ×480 ×16 ×60。常见的彩色显示器一般由阴极射线管(CRT) 构成,彩色由GRB(Green Red Blue) 基色组成。显示采用逐行扫描的方式解决,阴极射线枪发出电子束打在涂有荧光粉的荧光屏上,产生GRB 基色,合成一个彩色像素。扫描从屏幕的左上方开始,从左到右,从上到下,逐行扫描,每扫完一行,电子束回到屏幕的左边下一行的起始位置,在这期间,CRT 对电子束进行消隐,每行结束时,用行同步信号进行行同步;扫描完所有行,用场同步信号进行场同步,并使扫描回到屏幕的左上方,同时进行场消隐,并预备进行下一次的扫描。 VGA信号时序 一帧屏幕的显示是由600行从上至下扫描，800列从左至右填充（这也是为什么每当电脑几乎要当机的时候，视屏显示从上之下的延迟扫描）然而微观上，一行的行扫描是由超过800个列填充完成，一帧图像超过600行扫描。实际上是VGA的时序在作怪。 上图是有关 HSYNC 和 VSYCNC 的时序图，以 800 x 600 x 60Hz 为例，信息如下： 800X600X50HZ a段 b段 c 段 d 段 e 段总共n个列像素 HSYNC Signal 列像素 128 88 800 40 1056 800X600X50HZ o 段 p 段 q 段 r 段 s段总共n个行像素 VSYNC Signal 行像素 4 23 600 1 628 HSYNC Signal 是用来控制“列填充”， 而一个HSYNC Signal 可以分为 4个段，也就是 a (同步段) ， b（后肩段），c（激活段），d（前肩段）。HSYNC Signal 的a 是拉低的128 个列像素 ，b是拉高的88个列像素，至于c 是拉高的 800 个列像素，而最后的 d 是拉高的40 个列像素。 一列总共有1056 个列像素。 VSYNC Signal 是用来控制“行扫描”。而一个 VSYNC Signal 同样可以分为 4 个段， 也是 o (同步段) ， p（后肩段），q（激活段），r（前肩段）。VSYNC Signal 的o 是拉低的4个行像素 ，p是拉高的23 个行像素，至于q 是拉高的 600 个行像素，而最后的 r 是拉高的 1 个行像素。 一行总共有628 个行像素。 “一个行像素”是以“列像素为单位”来定义（以 800 x 600 x 60Hz 为例）如下所示 ： 1个行像素 = 1056个列像素。 而“一个列像素”是以“时间位单位”来定义（以 800 x 600 x 60Hz 为例），如下所示： 1个列像素 = 25 ns。 1个行像素 = 1056个列像素 = 1056 x 25ns = 2.64us。 （以 800 x 600 x 60Hz 为例）上述内容读者可以发现一个事实，要完成一行的扫描，需要 1056 个列像素，也就是说需要 1056 x25ns的时间。如果要完成所有行的扫描的话，需要628 x 1056 x 25ns 的时间。很遗憾的是，不是所有时间都用来显示图片，有一部分的时间是用来同步操作。 而HSYNC Signal 只有在的C段 和VSYNC Signal 的 q 段的激活段，数据的输入才有效。 V GA 彩条信号产生 彩条信号产生模块包括了彩条模式控制、竖彩条发生、横彩条发生和棋盘格发生三个模块。彩条模式控制可以用一个控制端口来实现。竖彩条发生模块根据行点数器h_cnt 的计数值来产生彩条，横彩条发生模块根据列点数器v_ cnt 的计数值来产生彩条，棋盘格的彩条就可以用横彩条和竖彩条异或来得到。 四、实验源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY COLOR IS PORT(CLK, HS,VS,R,G,B:OUT STD_LOGIC); END COLOR; ARCHITECTURE behav OF COLOR IS SIGNAL HS1,VS1,FCLK,CCLK: STD_LOGIC; SIGNAL MMD:STD_LO