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VHDL 语言与数字系统EDA 设计 学院： 研究生院 学号： 1200030066 姓名： 李 磊 提交时间： 2013 年6 月25 日 VHDL 语言与数字系统设计 目 录 第一部分 实 验 3 1.1 实验一：计数器和译码器的设计 3 1.2 实验二：两位加法器和两位BCD 计数器的设计 9 1.3 实验三：8×8 位RAM 数据读写测试 12 1.4 实验四：UART 串行通信的发送接收模块的设计 15 1.5 实验五：1/100s 计时器的设计23 第二部分 作 业 35 2.1 作业一：读程序填空 35 2.2 作业二：时钟事件计数器的设计 36 2.3 作业三：四阶移位寄存器的设计 38