DDR3 硬件设计与 Layout 设计【中为电子科技工作室.】.pdfVIP

爱手册爱翻译 中为电子科技 DDR3 硬件设计和Layout 设计 译自 飞思卡尔官方文档 Hardware and Layout Design Considerations for DDR3 SDRAM Memory Interfaces Document revision history Date Revision Changes 2015-03-29 1.0 第一次撰稿 1 / 13 爱手册爱翻译 中为电子科技 目录 1 设计检查表3 2 终端匹配电阻功耗计算8 3 VREF 8 4 VTT 电压轨8 5 DDR 布线9 5.1 数据线 — MDQ[0:63], MDQS[0:8], MDM[0:8], MECC[0:7]9 5.2 Layout 建议10 6 仿真12 7 扩展阅读13 8 历史版本13 9 声明13 2 / 13 爱手册爱翻译 中为电子科技 这是一篇关于DDR3 SDRAM IP core 的设计向导，出自飞思卡尔，为了实现PCB 的灵活 设计，我们可以采用合适的拓扑结构简化设计时的板级关联性。 飞思卡尔强烈推荐系统/板级工程师在PCB 制板前进行设计验证，包括信号完整性、时 序等等。 1 设计检查表 如表1，罗列了DDR 设计检查清单，推荐逐一检查，并在最右侧作出决策。 表1 DDR3 检查清单 序号 描述 是/否 仿真 1 是否最优化了①终端匹配电阻值、②信号线拓扑、③走线长度等？这些项目 最好通过仿真进行优化！ 假如在DDR 和控制器间应用了ODT （on-die termination ）技术，那么在数据 总线上就不需要额外的终端匹配电阻了。 DDR 分组要求如下： ■ 数据组：MDQS(8:0)， (8:0)，MDM(8:0)，MDQ(63:0)，MECC(7:0) ■ 地址/命令组：MBA(2:0)，MA(15:0)， ， ， ■ 控制组： (3:0)，MCKE(3:0)，MODT(3:0) ■ 时钟组：MCK(5:0)， (5:0) 数据组走线共计72 位（64bit + 8bit ECCECC 是Error Checking and Correcting 的简写，即是错误检查和纠正，这种技术多用在服务器中 ）。有些产品可能 只有32 位数据线并且 、MCKE 和 MODT 也少一些。有些产品包含支持 DIMMs 注册的信号线 MAPAR_OUT 和 ，其中MAPAR_OUT 应归 类为地址/命令组， 作为一个异步信号。 2 所有DDR 芯片信号的终端匹配方案是否满足AC 参数（电平、转换速率、过 冲和下冲等）。 终端匹配方案 设计者应该采用主流的终端匹配方案，像商业电脑主板那样的设计，ODT 终端匹配被应用在 数据总线上，地址/命令和控制线也应通过电阻连接到 VTT 。当然，其它的终端匹配也是有 效的，但最好通过仿真来验证，确保信号质量满足要求。 3 终端匹配电阻的选择，其功耗是否满足芯片制造商的要求。