计算机原理仲崇权2.ppt

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * T3上升沿检测READY信号，若READY为高电平，则下一个为T4状态；否则插入等待时钟周期Tw 。 T3下降沿RD和DEN无效，数据总线浮空。 T4上升沿DT/R无效。读取数据时间RD或DEN为2T=420ns * 具有等待周期的存储器读周期 时序图 * T1 T2 T3 T4 T1 地址 状态 地址 数据 CLK M/IO A BHE AD ALE RD DT/R DEN READY 15~0 19~16 S3~S6 具有等待周期的存储器读周期时序 TW 时序说明 在T3上升沿检测READY，若为低电平，则下一个T状态为Tw；若为高电平，则下一个状态为T4。 插入一个Tw的RD有效时间为3T=630ns * 最小模式下存储器写周期 时序图 * T1 T2 T3 T4 T1 地址 状态 地址 数据 CLK M/IO A BHE AD ALE WR DT/R DEN READY 15~0 19~16 S3~S6 存储器写周期时序 说明 DT/R为高电