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ASIC设计笔试题 ASIC分为全定制和半定制。全定制设计需要设计者完成所有电路的设计，因此需要大量人力物力，灵活性好但开发效率低下。如果设计较为理想，全定制能够比半定制的ASIC芯片运行速度更快。下面就由为大家介绍一下ASIC设计笔试题的文章，欢迎阅读。 ASIC设计笔试题篇1 1,从RTL coding到GDS文件生成的5个步骤,简要描述具体做什么,使用了什么工具 2,很多个英文简写,选5个解释是什么 FIFO, P R, setup/hold time, CPLD, RISC, STA, 3,1)半加器和全加器的定义 2)用bool表达式表示一个全加器,并用门电路实现 3)用一个半加器和一个全加器实现一个快速进位加法器 4,写一个同步FIFO的控制逻辑,已知SRAM的连接,要求深度用DEPTH表示 5,南北桥通信过程是上电之后北桥询问南桥是否准备好,若准备好进入Connected状态,传 输数据和命令,若长时间没有数据传输则进入Disconnected状态以节约资源给出了几个状态跳转信号 1)画状态跳转图 2)若南北桥信号传输时延有2T,怎么修改状态图 3)若有握手信号,怎么修改状态图 6,智力题 选做题,只记得4道了,还不全 1,1)6层电路板,有100M的高速信号和一层低速信号,怎么分层,原因 2)小电容,偶合电容和大电容在电路中