（毕业学术论文设计）-基于CPLD的高速时钟电路论文.docVIP

PAGE PAGE 1 第1章 绪论 本章介绍了论文的研究背景、目的和意义，并对国内外频率合成技术的发展和动向做了简要综述，最后介绍了本论文的研究内容安排。 1.1 研究背景及意义 随着信号处理技术的飞速发展，高速信号处理已逐渐成为了信号处理领域的研究热点。而作为高速信号处理系统中的一个重要组成部分，时钟源(频率源)已成为雷达、通信、测试仪器等电子系统实现高性能指标的关键。因此，如何设计出一个高效、高稳定性的时钟子系统成为一个头等重要的问题[1]。 该课题主要针对高速信号处理领域中，系统所需的高性能稳定的高速时钟电路的设计进行研究。在不同的系统中，根据系统设计指标的要求不同，时钟电路所提供的时钟频率也不同。 对现代无线通信来说，将晶体振荡器的高频率稳定性与LC振荡器的宽可调性结合起来的方法是必要的。在频率合成中我们找到了这两种性能。频率合成是从一个单一频率的低频晶体振荡器中产生多种特别精确频率的一种方法。在大多数接收机、发射机、收发报机和测试设备中，频率合成是产生各种频率的主要技术。到目前为止，最普遍的频率合成方法是利用锁相环技术（PLL）[2]。ADF4360-7是ADI公司2004年推出的一款低功耗的PLL芯片，具有很宽的工作频带，输出频率范围为350~1800MHz，且其内部集成了VCO，由外部电感值设定不同的工作频段，方便了锁相环路的设计。 本项目利用CPLD为