Verilog与FPGA学习考试必备经典程序(六).pdfVIP

目录 1. 【例11.8】多功能数字钟2 2. 【例11.9】电话计费器程序8 3. 8 位级连加法器 12 4. 8 位并行加法器 13 5. 8 位超前进位加法器 13 6. 8 位并行乘法器 15 7. 4 × 4 查找表乘法器 15 8. 8 位加法树乘法器 17 9. 11 阶 FIR 数字滤波器 18 10. 16 位高速数字相关器20 11. （7 ，4 ）线性分组码编码器22 12. （7 ，4 ）线性分组码译码器23 13. （7 ，4 ）循环码编码器24 14. （7 ，4 ）循环码纠错译码器24 15. CRC 编码 26 1 1. 【例11.8】多功能数字钟 /* 信号定义： clk ： 标准时钟信号，本例中，其频率为 4Hz ； clk_1k ： 产生闹铃音、报时音的时钟信号，本例中其频率为 1024Hz ； mode ： 功能控制信号；为 0 ：计