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FPGA 设计流程 FPGA 设计人体分为设计输入、综合、功能仿真 （前仿真）、实现、时序仿真 （后仿真）、配 置下载等六个步骤，设计流程如图2 所示。下面分别介绍各个设计步骤。 1 设计输入 设计输入包括使用硬件描述语言HDL 、状态图与原理图输入三种方式。HDL 设计方式是现 今设计大规模数字集成电路的良好形式，除IEEE 标准中VHDL 与Verilog HDL 两种形式外， 尚有各自FPGA 厂家推出的专用语言，如Quartus 下的AHDL 。HDL 语言描述在状态机、 控制逻辑、总线功能方面较强，使其描述的电路能特定综合器（如 Synopsys 公司的 FPGA Compiler II 或FPGA Express ）作用下以具体硬件单元较好地实现；而原理图输入在顶层设 计、数据通路逻辑、手工最优化电路等方面具有图形化强、单元节俭、功能明确等特点，另 外，在Altera 公司Quartus 软件环境下，可以使用Momory Editor 对内部memory 进行直接 编辑置入数据。常用方式是以HDL 语言为主，原理图为辅，进行混合设计以发挥二者各自 特色。 通常，FPGA 厂商软件与第三方软件设有接口，可以把第三方设计文件导入进行处理。如 Quartus 与Foundation 都可以把EDIF 网表作为输入网表而直接