EDA与FPGA，Verilog第7章.ppt

12.1.1 语法结构的扩展与增强 在Verilog-1995中，书写敏感信号列表时，通常用“or”来连接敏感信号，如： always @(a or b or cin) {cout,sum}=a+b+cin; always @(posedge clk or negedge clr) if (!clr) q=0; else q=d; 在Verilog-2001中可用逗号分隔敏感信号，上面的语句可写为: always @(a, b, cin) //用逗号分隔信号 {cout,sum}=a+b+cin; always @(posedge clock, negedge clr) if (!clr) q=0; else q=d; 12.2 Verilog-2002语法结构 习 题 12 $fgetc的用法如下： c=$fgetc(fd); 从fd指定的文件中读取一个字节，若发生错误，则c被置为EOF（-1）。将c设置为数据宽度大于8比特的变量可以区别EOF（-1）和值为0xFF的字符。 2. $fgetc、$ungetc $fgets可从文件中读取字符串，用法如下： integer code=$fgets(str,fd); 从fd指定的文件中读取字符串到寄存器型变量str中，直到str装满，或者读到“换行符（newline character）”，或者遇到文件结束条件，指令结束。当出现错误时，code中的返回值为0，否则为读取的字符数。 3. $fgets $fscanf和$sscanf用于读取格式化数据。用法如下： integer code=$fscanf(fd, format, args); integer code=$sscanf(str, format, args); 4. $fscanf、$sscanf $fread可从文件中读取二进制数据，其用法如下： integer code=$fread(myreg, fd); integer code=$fread(mem, fd); integer code=$fread(mem, fd, start); integer code=$fread(mem, fd, start, count); integer code=$fread(mem, fd, ,count); 5. $fread $ftell可用于确定文件中正在进行读/写操作的字节的位置，其用法如下： integer pos=$ftell (fd); 返回fd指定的文件中正在进行读/写操作的字节距文件开头的偏移量。 6. $ftell、$fseek、$rewind 12.1.4 VCD文件的扩展 VCD文件用于存储选定的变量数值变化的信息，信息的记录由VCD系统任务来完成。在Verilog-1995标准中只有一种类型的VCD文件，即四状态类型，这种类型的VCD文件只记录变量在0、1、x和z状态之间的变化，而且不记录信号强度信息。而在Verilog-2001标准中增加了一种扩展类型的VCD文件，能够记录变量在所有状态之间的转换，同时记录信号强度信息。 VCD文件建立流程 $dumpports $dumpportsoff $dumpportson $dumpportsall $dumpportslimit $dumpportsflush $vcdclose 扩展型VCD系统任务 为了使综合器输出的结果和基于IEEE Std 1364-2001标准的仿真和分析工具的结果相一致。IEEE Std 1364[1].1-2002标准为Verilog HDL的RTL级综合定义了一系列的建模准则。它将Verilog HDL结构分为了三类： 支持：RTL综合器可将此类结构解释和映射为硬件电路。 忽略；RTL综合器将忽略此类结构，不将其映射到硬件上。遇到此类结构并不会导致综合失败，但是有可能使综合的网表和RTL模型之间出现功能失配。 不支持；RTL综合工具不支持此类结构。当遇到此类结构时，综合失败。 12.2.1 硬件单元建模 组合逻辑建模只能使用always结构、连续赋值和net型变量声明时赋值。在一个always块中不能同时对一个变量进行阻塞赋值（=）和非阻塞赋值（=）。 组合逻辑的敏感信号列表中不能包含有posedge和negedge。为了不使综合结果和仿真结果出现功能上的失配，应将always块中所有出现在右手侧（RHS）的变量都包含在敏感信号列表中。可以使用“@*或@