Verilog-教程(第三版)夏闻宇-第三部分练习题答案.docxVIP

设计一个字节（8位）的比较器，要求：比较两个字节的大小，如a［7：0］大于b［7：0］，则输出高电平，否则输出低电平；并改写测试模型，使其能进行比较全面的测试。 模块源代码： 测试模块的源代码： `timescale 1ns / 1psmodule t; `timescale 1ns / 1ps module t; reg [7:0] a; reg [7:0] b; reg clock; wire out; initial begin a = 0; b = 0; clock=0; end always #50 clock=~clock; always @(posedge clock) begin a={$random}%256; b={$random}%256; end initial begin #1000 $stop;end compare uut (.out(out), .a(a), .b(b)); endmodule module compare(out,a,b); input [7:0] a,b; output out; reg out; always @(a or b) begin if(ab) out=1; else out=0; end endmodule 仿真结果： 由图有：当a=8b=8即ab时），输出out为高电平；当a=8b=8即ab时)，输出out为低电平，故满足要求。 2.依然作clk_in的2分频clk_out，要求输出时钟的相位与上面的1/2分频器的输出正好相反。编写测试模块，给出仿真波形。 书上1/2分频器时序波形 模块源代码： 测试模块源代码： `timescale 1ns / 100psmodule top; reg clk; `timescale 1ns / 100ps module top; reg clk; reg reset; wire clk_out; always #50 clk=~clk; initial begin clk = 0; reset = 1; #10 reset=0; #110 reset=1; #100000 $stop; end half_clk uut (.clk_in(clk), .reset(reset), .clk_out(clk_out)); endmodule module half_clk(clk_in,reset,clk_out); input clk_in,reset; output clk_out; reg clk_out; always @(posedge clk_in) begin if(!reset) clk_out=1; else clk_out=~clk_out; end endmodule 仿真波形： 由上图可知clk_out的输出波形相位与前面输出波形相反。 3. 利用10 MHZ的时钟，设计一个单周期形状的周期波形。 分析：时钟信号f=10MHZ，分频1/20，f1=500KHZ时，j从0计到9（10个数）跳转完成半个周期，T0/2 =0.1us；图中可把T分为三段即T1=T3=20us=200*0.1us(所以在T1阶段j要计200个数)，而T2=10us可用延迟10000ns翻转达到。图中T=50us之后不显示，所以测试时到达50000ns时停止。故其模块源代码和测试模块源代码如下： 模块源代码： 测试模块源代码： module fdivision(reset,F10M,F500K);input reset,F10M; module fdivision(reset,F10M,F500K); input reset,F10M; output F500K; reg F500K; reg [7:0] j; always @(posedge F10M) begin if(!reset) begin F500K=0; j=0; end else if(j==199) begin j=0;F500K=~F500K; #10000 F500K=~F500K; end else j=j+1; end endmodule `timescale 1ns /