第7章-约束与时延分析.pptVIP

Xilinx公司的管脚约束文件.ucf文件的语法规则： 通用规则： .ucf文件对于大小写敏感， 也就是是说同一单词的大小写不同表示不同的含义，标识符必须与代码中的名字一致。但是约束中的关键字对大小写不敏感。 语句以分号结尾，一个语句可以多行表述。 语句之间不分先后次序，不过建议管脚约束顺序与代码中管脚列表顺序一致。 采用“#”或者“ ”的方式来进行注释 输出模型。任何一个CPLD/FPGA在系统中都不是单独存在的，而CPLD/FPGA的时序不仅仅只是内部的时序模型，同样它可以驱动下一级芯片，从而产生一个新的时序模型 当对Clock-to-PAD路径进行时序约束时，需要电路设计工程师、CPLD/FPGA工程师和布局布线工程师共同决定信号在Clock-to-PAD路径的延时、信号在PCB板上的延时以及接收端芯片可承受的延时容限各为多少，最后以文档的形式确定时序约束。 时钟到输出延时 当时钟到达一个触发器并成功地采样到数据端的数据的时候，并不会立即就表现在输出端上，这之间会有一段延时时间，叫做时钟到输出延时时间 一般用 Tco表示。 传播延时 数据从寄存器出来以后，到达下一级寄存器之间的逻辑和布线延迟，就叫做传播延时 一般使用Tpd 表示。 如果slack为负，数据保持时间不够，主要是由于数据路径延时大于时钟延时而造成的。 从建立时间来来考虑，最坏的情况是slack是一个时钟周期减去时钟抖动的最大绝对值 而从保持时间来考虑，最坏的情况是slack一个时钟周期加上时钟抖动的最大绝对值。 对于异步电路来说，由于采用不同的时钟信号进行驱动， 时钟抖动与时钟偏斜的概念不一样。 时钟抖动有很多种情况 周期抖动 频率抖动 相位抖动 在时序约束中，我们主要考虑的是周期抖动。 所谓的周期抖动是指实际的时钟周期与理想中的时钟之间的偏差。 异步电路的基本设计，它有许多种情况 如同频异相、同相异频、既不同相也不同频等等。 总体的原则还是需要确保建立时间和保持时间满足设计的要求。 如果频率不同，相位差恒定的话，可以采用下面的公式来设计时钟约束 如果既不同频也不同相，则需要从电路设计的角度去考虑其稳定性。 静态时延分析时，需要考虑以下方面： 在分析之前，需要先审查电路是否是同步电路，时钟有无毛刺，异步复位置位信号是否有毛刺等逻辑问题。 先检查布局布线的约束文件，确保约束全面。 静态时延分析时，需要考虑以下方面： 需要特别注意双沿都被使用的时钟信号，延时要求只能是半个周期。 如果时钟信号的占空比不是50%，那么延时要求只能是有效边沿之差。 对于有I/O管脚的路径，需要考虑输入和输出延时。 时钟信号尽量使用全局时钟管脚，否则要考虑时钟偏斜并加以约束。 针对于上面的例子，可以把两输入的逻辑门改成三输入的逻辑门，通过增加扇入数来减少组合逻辑的级联从而减小延时。 要解决保持时间违例的问题，可以采取如下的方式： 在违例的触发器之间增加一级缓冲，从而增大上级触发器输出到下级触发器输入之间的延时，不过需要同时兼顾建立时间。 针对于上面的例子，缓冲逻辑至少需要0.1ns的延时 温度和电压对信号的完整性有什么样的影响？特别是建立时间和保持时间？ 当建立时间违例的时候，比如说触发器之间的组合逻辑延时过长的时候，人们往往会增加一级触发器来实现时序的满足，试分析其中的原因在于哪个方面？ 什么是静态时延分析？什么是统计静态时延分析？什么是动态时延分析？它们之间有什么样的区别与联系？ 图 6–14 时钟偏斜示意图 6.4 时序约束的本质 时序约束的本质就是要使建立时间和保持时间满足设计的要求 当设计同步电路的时候，要使电路正常工作则需要保证时钟周期要不小于数据的路径延时。 图 6–15 时序约束示意图 图 6–16 异步时序逻辑示意图 6.5 静态时延分析 静态时延分析是CPLD/FPGA设计中的一个很重要的时序分析手段 在设计中主要有三个阶段需要涉及静态时延分析： 逻辑综合阶段——需要检查综合的时序质量 在布局后——需要检查布局对信号时序的影响 在布线后——需要整体考虑信号的质量，包括逻辑时延和布线延时。 静态时延设计特别适合于经典的同步设计和流水线结构， 静态时延设计不仅速度很快，而且不需要Testbench，最重要的是能够完全测试每一条路径外。 静态时延分析工具在处理锁存器、异步电路和组合反馈逻辑的时候存在不足。 6.6 统计静态时延分析 内连线延时比逻辑延时大得多,现在的光刻制程不能够产生足够的精确形状，产生的趋肤效应却很明显。 解决的方案之一是采用统计静态时延分析（SSTA），它的基本理念就是为每一条线路的每一段上的每一个信号延迟生成一个概率函数，然后再估算信号通过整个路径的总延时概率函数。 避免单次静态时延分析生成的报告失真，从统计学的角度观察整个芯片时延状况