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异步计数器实验报告 篇一：设计一个异步四位二进制计数器实验报告 捞金版　　/广西大学实验报告纸　　_____________________________________________________________________　　姓名：曾宪金 0802100513电气工程学院 电气自动化类专业 085班 XX年12月18日　　实验内容___________________________________指导老师 宋春宁 【实验名称】　　设计一个异步四位二进制可逆计数器 　　【实验目的】 　　学习用集成触发器构成计数器的方法。　　【设计任务】　　用D触发器（74LS74）设计一个异步四位二进制可逆计数器。 要求使用的集成电路芯片种类不超过3种。（提供器件：74LS74、CC4030）　　【实验用仪器、仪表】　　数字电路实验箱、万用表、74LS74、CC4030等。　　【设计过程】　　用四个D触发器串接起来可以构成四位二进制加法计数器（每个D触发器连接为T触发器）。计数器的每级按逢二进一的计数规律，由低位向高位进位，可以对输入的一串脉冲进行计数，并以16为一个计数值环。其累计的脉冲数等于2n（n为计数的位数）。减法计数器的计数原理与加法计数器的计数原理相反。　　1. 根据题意列出状态表，如表1。　　令A=0时，计数器为加法计数器；A=1时，计数器为减法计数器。　　2. 根据状态表画卡诺图确定各触发器的时钟信号方程：　　CP　　3　　CP　　n 　　由卡诺图化简可得各触发器的时钟信号方程为： 　　CP3?AQn2?AQn2?A?Qn2CPn2?AQ1?AQn1?A?Qn1 CP?AQn0?AQn0?A?Qn10CP0为输入脉冲信号。　　各触发器的输出信号为：　　Q3、Q2、Q1、Q0　　各触发器的激励方程为：　　Qn?1n0?D0?Q0 Qn?11?D1?Qn1 Qn?12?D2?Qn2 Qn?13?Dn3?Q3；　　各触发器的状态方程为：　　Q3n?1?D3CP3?Q3nCP3?Q3nCP3?Q3nCP3 Q2n?1?D2CP2?Q2nCP2?Q2nCP2?Q2nCP2　　nnn　　Q1n?1?D1CP?QCP?QCP?Q111111CP1　　Q0n?1?D0CP0?Q0nCP0?Q0nCP0?Q0nCP0　　作状态转换图： 　　作逻辑电路图： 　　QQQ　　运用EWB5.0仿真平台仿真电路：　　该电路已在EWB5.0平台仿真通过。篇二：实验4：同步计数器及其应用实验报告　　实验4：同步计数器及其应用实验报告　　一、 实验目的　　1、了解可编程数字系统设计的流程　　2、掌握Quartus II 软件的使用方法　　3、掌握原理图输入方式设计数字系统的方法和流程　　4、掌握74LS161同步16进制计数器的特点及其应用　　二、 实验设备　　1、计算机：Quartus II 软件　　2、Altera DE0 多媒体开发平台　　3、集成电路： 74LS10　　4、集成电路：74LS161　　三、 实验内容　　1、 74LS161逻辑功能的测试　　2、用74LS161实现12进制计数（异步清零）　　3、用74LS161实现12进制计数（同步置数）　　四、 实验原理　　74LS161　　1、 74LS161：异步清零、同步置数四位二进制计数器　　2、引脚的定义： 　　使用74161实现16进制和12进制 　　1) 首先使用quartus软件建立原理图，首先实现16进制，所以只需要将需要的输入输出接到相应的引脚上，其中需要注意的是我们需要让这个板子开始工作，所以需要将T和P引脚接响应的高电压，然后将cp信号接入相应的输入；q0q1q2q3接到相应的输出就可以了，然后编译。现在在建立波形文件完成仿真，通过仿真结果就可以看到自己的电路是否正确。最后一步就是实现在FPGA上的应用，我们需要做的就是给原来的　　原理图分　　配相应的引脚，然后重新编译后，插入线就可以看到仿真结果了。　　2) 12进制可以采取两种方式，也就是同步置数和异步清零两种　　方式，我使用的异步清零，从而只需要对q0q1q2q3在12的时候执行清零的动作就可以了，也就是加一个而输入的与非门就可以了。　　五、 实验结果篇三：94进制计数器实验报告 　　XX大学  　　课程设计报告  　　课程名称： 数字电路课程设计  　　设计题目： 九十四进制计数器  　　院 （部）： 信息系  　　专 业： 电子信息工程  　　学生姓名: XXX  　　学 号:  　　指导教师: 　　第