基于CPLD含倍频器数字频率计.docVIP

PAGE 1 - 基于ＣＰＬＤ的含倍频器的数字频率计 目录 引言················································２页 方案设计············································３页 总体设计············································５页 单元电路及软件模块设计······························６页 单元电路测试······································１５页 附录··············································１６页 参考文献·········································２０页 一、引言 基于CPLD的数字频率计设计，它由锁相环倍频器、及基于CPLD的测频单元两部分组成，可以将待测频率放大一百倍之后通过测频单元，由于CPLD往往存在一个波形的误差，将待测频率放大一百倍后，误差变为以前的百分之一，这样就大大提高了测频计的精度。传统的频率计直接测量低频的待测频率，精度不高，本设计改善了这点。 本设计达到的技术要求：（1）在0Hz~400Hz时倍频器能将输入信号倍频一百倍；（2）倍频器的误差范围±0.5Hz；（3）测频计有两个四联排的数码管构成，测频范围在2Hz~3MHz之间。 二、方案设计 1、方案选择 （1）基于CPLD的数字频率计：该方案选择QUARTUS‖作为软件平台，用EPM240核心板及外围硬件实现数字频率计的功能。 软件框图如下： 八位十进制计数器 八位十进制计数器 32位锁存器 LED显示控制模块 译码器显示模块 显示 主控制模块 硬件框图如下： 倍频器工作原理电路 ①倍频电路可以把待测频率放大100倍后通过测频单元，可以将误差减小到原来的1/100。 ②对低频信号做放大100倍处理减小误差，高频信号直接测量频率，从而实现了测频计的高精度。 （2）基于单片机的数字频率计： 3、方案确定 在传统的控制系统中，通常将单片机作为控制核心并辅以相应的元器件构成一个整体。但这种方法硬件连线复杂、可靠性差，且在实际应用中往往需要外加扩展芯片，这无疑会增大控制系统的体积，还会增加引入干扰的可能性。对一些体积小的控制系统，要求以尽可能小的器件体积实现尽可能复杂的控制功能，直接应用单片机及其扩展芯片就难以达到所期望的效果。复杂可编程逻辑器件（CPLD）具有集成度高、运算速度快、开发周期短等特点，它的出现，改变了数字电路的设计方法、增强了设计的灵活性。 按以上两个方案，单片机实现数字频率计的设计较为简单，直接应用到单片机内部的计数器，但考虑到单片机的课程尚未完成，且高频时测量误差较大，而方案一具有设计方便，精度较高，并且经过金工实习，使用起来也更加方便。所以我们小组选用方案一作为本次设计的最终方案。 4、理论分析与方案论证 基于CPLD的含倍频器的数字频率计由锁相环倍频器和数字频率计两部分组成，将待测频率用倍频器放大一百倍后通过数字频率计，频率计的内部为八位十进制计数器提供1s的计数时间，为了消除周期性清零而引起的闪烁，将这个计得的数送给32位锁存器，进而通过LED显示控制模块及七段译码模块将锁存器中的数通过数码管输出。 基于CPLD的数字频率计：主控制模块的输入为一个1Hz的时钟信号，并为整个程序提供计数信号，计数器清零信号及锁存信号，将1Hz的时钟信号二分频作为计数使能信号，将这个使能信号反相180°作为锁存器的锁存信号，清零端在锁存后的0.5秒给计数器清零。控制电路为整个频率计提供工作时序，控制器能在无延时的条件下工作，是每个模块正常工作的前提条件。 锁相环倍频器：①属于高频电子的范围，焊接时各个焊点之间可能形成耦合电容，由此会对电路测试产生一定的影响；②合适的工作电压对于电路正常工作也非常重要，如果不在合适的电压下工作也不会产生倍频的现象。 三、总体设计 锁相环倍频系统由两块CMOS集成电路CD4046、CD4518等元件组成。CD 4046是双十进制同步计数器，在锁相环倍频电路的反馈支路中，作N=100分频器；CD4046为数字锁相环，内部由两个相位比较器、压控振荡器VCD（附有跟随器）、稳压管组成。在锁相环的外部引脚中，9脚和4脚分别为VCD的输入、输出端；5脚为VCD的禁止输出端，5脚为1时，禁止VCD输出；15脚为内部稳压管负极；6、7脚和11、12脚分别为VCD的外接振荡电容、电阻端；10脚为解调输出端。基于CPLD的含倍频器的数字频率计由锁相环倍频器和数字频率计两部分组成。将由锁相环倍频器倍频后的待测频率通过频率计，主控