本科学生FPGA卷积码的原理与测验.docVIP

第*章 具体章节标题 MACROBUTTON MTEditEquationSection2 SEQ MTEqn \r \h \* MERGEFORMAT SEQ MTSec \r 1 \h \* MERGEFORMAT SEQ MTChap \r 1 \h \* MERGEFORMAT 本科学生毕业论文 论文题目： 基于FPGA卷积码的原理与测试 学 院： 电子工程学院 年 级： 2009级 专 业： 通信工程 姓 名： 周荃 学 号：指导教师： 刘勇 2011 PAGE V PAGE II 摘要 为了解决传统的维特比译码器结构复杂、译码速度慢、消耗资源大的问题，提出一种新型的适用于FPGA特点，路径存储与译码输出并行工作，同步存储路径矢量和状态矢量的译码器设计方案。并提出了采用FPGA实现卷积码解码的Viterbi算法实时实现，给出了硬件实现的逻辑框图。该设计方案通过在ISE9.2i中仿真验证，译码结果正确，得到编码前的原始码元，速度显着提高，译码器复杂程度明显降低。并在实际的软件无线电通信系统中信道编解码部分得到应用，性能优良。 关键词 W-CDMA；卷积码；Viterbi算法；FPGA Abstract In order to solve the traditional victor than