第三章 3.5 Cacha.pptVIP

3）写一次法 当第一次写Cache命中才要同时写入主存，以后处理方法与写回法相同 评价:能维护系统全部Cache的一致性. 3.6.5 Pentium 4 取指/译码单元：顺序从L2cache中取程序指令，将它们译成一系列的微指令，并存入L1指令cache中。 乱序执行逻辑：依据数据相关性和资源可用性，调度微指令的执行，因而微指令可按不同于所取机器指令流的顺序被调度执行。 执行单元：它执行微指令，从L1数据cache中取所需数据，并在寄存器暂组中存运算结果。 存储器子系统：这部分包括L2cache、L3cache和系统总线。当L1、L2cache未命中时，使用系统总线访问主存。系统总线还用于访问I/O资源。 * 3.5.1 cache基本原理　　　　　　　????　　 1.cache的功能 ??? cache是介于CPU和主存之间的小容量存储器，存取速度比主存快。它能高速地向CPU提供指令和数据，加快程序的执行速度。它是为了解决CPU和主存之间速度不匹配而采用的一项重要技术。 辅助硬件 CPU 主存MS Cache 图3.34　主存与Cache存储层次 外存 cache 是CPU运行程序的局部性原理 — 指CPU执行程序所使用的存储单元是相对集中或小批簇聚于相邻单元中。 2、Cache的基本原理 CPU与cache之间的数据交换是以字为单位，而cache与主存之间的数据交换是以块为单位。 一个块由若干定长字组成的。 当CPU读取主存中一个字时，便发出此字的内存地址到cache和主存。此时cache控制逻辑依据地址判断此字当前是否在 cache中：若是，此字立即传送给CPU；若非，则用主存读周期把此字从主存读出送到CPU，与此同时，把含有这个字的整个数据块从主存读出送到cache中。由始终管理cache使用情况的硬件逻辑电路来实现LRU替换算法。 演示 3.37 3、Cache的命中率 CPU在Cache中访问到的次数n1与总的访问次数n的比，称为命中率h。 不命中率（脱靶率）：1－h NC表示Cache完成存取的总次数，NM表示主存完成存取的总次数 4、有Cache时的CPU访存平均周期ta 若tc表示命中时的cache访问时间， tm表示未命中时的主存访问时间， 1-h表示未命中率， 则cache/主存系统的平均访问时间ta为： 　　　　　 ta=htc+(1-h)tm　???????? （3.5） 式中： tc -- Cache存储周期 tm -- 主存存储周期 设 表示主存慢于cache的倍率, e表示访问效率， 则有: 式中 ( r=5~10为宜) 为提高访问效率，命中率h越接近1越好，r值以5—10为宜，不宜太大。命中率h与程序的行为、cache的容量、组织方式、块的大小有关。 【例5】CPU执行一段程序时，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns，求cache/主存系统的效率和平均访问时间。 【解】 平均周期ta 访问效率e 命中率h 主存慢于cache的倍率 r 5. Cache的特点 (1) 速度与CPU匹配，容量较小。 (2) 完全由硬件实现，设计较复杂。 3.5.2 主存与Cache的地址映射及变换 地址映射: 地址变换： 按某种函数（规则）把主存地址定位到Cache中。 信息按映射关系装入Cache后，CPU访存时，由主存地址变换成Cache地址的过程。 把主存和Cache划分成相同大小的若干数据块。 Cache的一个数据块，称为“行”。 主存的一个数据块，称为“块”。 1.全相联映射方式 　　 主存中一个块的地址与块的内容一起存于cache的行中，其中块地址存于cache行的标记部分中。 　 块号 块内地址 8位 10位 则主存地址18位 若主存 256块 ，每块 1KB , 主存中的每个块均可映射到Cache中的任一行。 主存中的每个块均可映射到Cache中的任一行。 (a)全相联映射示意图 B1 B255 块号 · · · B0 · · · 主存 L0 L1 L2 L3 L4 L5 L6 L7 行号 Cache 标