Verilog HDL数字系统设计与其应用_03Verilog HDL基础知识.pptVIP

3.3.8 条件运算符 　　Verilog HDL中只有一种条件运算符“?：”，也是惟一的三目运算符，即条件运算符有三个操作数。若第一个操作数是逻辑1，则算子返回第二个操作数；若第一个操作数是逻辑0，则返回第三个操作数；若第一个操作数为未知数或高阻态，则按表3.11给出的逻辑，将第二个操作数与第三个操作数按位比较得到最终结果。 　　【例3-20】条件运算符的例子。 module add_or_subtract( a，b，op，result )； parameter ADD=1b0； input [7：0] a，b； input op； output [7：0] result； assign result = (op == ADD) ? a+b ：a-b； endmodule 3.3.9 连接与复制操作 　　连接运算是将多个小的表达式合并形成一个大的表达式。Verilog HDL中，用符号“{}”实现多个表达式的连接运算，各个表达式之间用“，”隔开。除了非定长的常量外，任何表达式都可进行连接运算。同时连接运算可以对信号的某些位进行。 　　【例3-21】连接运算的例子。 module concatTest； reg a； reg [1：0] b； reg [5：0] c； initial begin a = 1b1； b = 2b00； c = 6b101001； $displayb({a， b})； // 产生一个3位数3b100 $displayb({c[5：3]， a})； // 产生一个4位数4b1011 end endmodule 　　此外在Verilog语言中还有一种复制运算符“{{}}”，将一个表达式放入双重花括号中，而复制因子放在第一层括号中，用来指定复制的次数。该运算符为复制一个常量或变量提供一种简便记法。 　　【例3-22】复制运算的例子。 module replicTest； reg a； reg [1：0] b； reg [5：0] c； initial begin a = 1b1； b = 2b00； $displayb({4{a}})； // 结果为1111 c = {4{a}}； $displayb(c)； //结果为001111 end endmodule 3.3.10 运算符的优先级 　　与其它高级语言一样，Verilog HDL中的所有运算符也有优先级之分。表3.12给出了运算符从最高优先级到最低优先级的排列，同一行中的运算符具有相同的优先级。 3.4 系统任务与系统函数 　　为了便于设计者对仿真过程进行控制，以及对仿真结果进行分析比较，Verilog HDL提供了大量的系统功能调用，大致可以分成两种：一种是任务型的功能调用，称为系统任务；另一种是函数型的功能调用，称为系统函数。Verilog HDL的系统任务与系统函数是以字符“$”开头的标识符，它们的主要区别有两点：系统任务可以没有返回值，或有多个返回值，而系统函数只有一个返回值；系统任务可以带有延迟，而系统函数不允许延迟，在0时刻执行。 　　4. 存储器 　　Verilog HDL中采用寄存器数组来表示存储器，用来对ROM、RAM或寄存器文件进行建模。数组中的每一个寄存器均称为一个元素，用不同的索引号来寻址。Verilog HDL中没有多维数组。 　　存储器的语法格式如下： register_variable ::= name_of_register ||= name_of_memory [ constant_expression ：constant_expression ] constant_expression ::=expression name_of_memory ::= IDENTIFIER 　　【例3-10】存储器的例子。 parameter // 实时参数 wordsize = 16， memsize = 256； // 声明16位256字的存储器与寄存器 reg [wordsize-1：0] mem [memsize-1：0]， writereg， readreg； 3.2.2 抽象数据类型 　　除了与具体的硬件电路对应的物理数据类型外，为了描述方便，Verilog HDL中还提供了以下几种抽象数据类型。抽象数据类型只是纯数学的抽象描述，不与任何实际的物理硬件电路相对应。 　　1. ?integer整型 　　整型数据常用于对循环控制变量的说明，在算术运算中被视为二进制补码形式的有符号数。除了寄存器型数据被当作无符号数来处理之外，整型数据与32位寄存器型数据在实际意义上相同。 　　整型数据的声明格式如下： integer_declaration ::=