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- 2018-11-01 发布于河北
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基于Verilog-HDL的表决器的设计
学生课程实验报告书
12 级 电通 系
通信工程 专业 03 班
学号 312890 姓名
2014--2015学年 第 2 学期
实验项目： 基于Verilog HDL的表决器的设计
实验时间： 2015.6.07
实验目的：
熟悉Verilog HDL的编程。
熟悉七人表决器的工作原理。
进一步了解实验系统的硬件结构。
实验原理：
所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行
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